JPH01283943A - 化合物半導体集積回路およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、化合物半導体を用いた高速機能を有する半導
体集積回路およびその製造方法に関する。

〔従来の技術〕

従来、半絶縁性基板上にＭＢＥ　（分子線エピタキシー
）法等で成長したエピタキシャル層を能動層に用いた素
子を集積する場合、素子間のアイソレーション法として
は、たとえばデイ−・エフ・バーブ編「大規模集積回路
」スブリンガー・フェルラグ社１９８０年刊、第１４８
頁から第１５７頁（Ｄ、Ｆ、ＢａｒｂｓｒＶａｒｙ　Ｌ
ａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ（ＶＬ
ＳＩ）Ｊ　Ｓｐｒｉｎｇｓｒ−Ｖｅｒｌａｇ（１９８０
）ｐｐ１４８〜１５７）において論じられているように
、メサエッチングにより不要のエピタキシャル層を除去
する方法と、Ｏｚ　＋　Ｂ等のイオン注入により不要の
エピタキシャル層を高抵抗化してしまう方法が知られて
いた。

〔発明が解決しようとする課題〕

上記従来技術のうち、エピタキシャル層をメサエッチン
グする方法で充分なアイソレーションを得るためには、
半絶縁性基板に達する程のエツチングを施さねばらなず
、このためウェハー表面には、約２００ｎｍ以上の凹凸
が生じ、配線の断線などが生じやすく、素子の高集積化
には不適当であった。

またイオン注入法は平坦な表面が得られるため、高集積
化に通しているものの、エピタキシャル層中のキャリア
濃度が１０”ｍ−’以上と非常に高い高性能の電界効果
トランジスタを集積する場合にはイオン注入でこのキャ
リアを充分消失させることができず、アイソレーション
特性が不充分になるという問題があった。

本発明の目的は、このような高性能の高昇効果トランジ
スタを集積するにあたり、高集積化が可能で、かつ充分
なアイソレーション特性を得る方法を提供することにあ
る。

〔課題を解決するための手段〕

上記目的は高性能電界効果トランジスタに用いられる高
キャリア濃度のエピタキシャル層をエツチングで除去し
、低キヤリア濃度層をイオン注入で高抵抗化することに
よって達成される。

〔作用〕

高性能電界効果トランジスタの高キャリア濃度層は高性
能化のために通常ウェハー表面近傍に形成されており、
これをエツチング除去するのに必要なエツチング深さは
、高々１１００ｎ、通常は５０ｎｍ以下である。この高
キャリア濃度層を除去後、露出した低キヤリア濃度層あ
るいはバッファ層にＯｚなどのイオン注入を行なって高
抵抗領域を形成すれば、ウェハーの凹凸は高々１１００
ｎ以内にできるので、配線の断線の問題もなく、高集積
化が可能となる。また低キヤリア濃度層あるいはバッフ
ァ層はイオン注入によって高抵抗化されており、充分な
アイソレーション特性が得られる。

〔実施例〕

以下本発明を実施例により説明する。

第１図は半導体ウェハーの断面模式図で本発明によるア
イソレーション構造を示す図である。半絶縁性半導体基
板１、その上にエピタキシャル成長で形成したバッファ
層２．バリア層３．高キャリア濃度層４．この高キャリ
ア濃度層４に形成されたゲート電極７．オーミック層８
．オーミック電極９などにより電界効果トランジスタが
形成されている。そしてこれらの電界効果トランジスタ
を電気的に分離するためのアイソレーション構造として
、高キャリア濃度層４をしゃ断するための、エツチング
で形成された溝５および低キヤリア濃度層であるバッフ
ァ層２．バリアＷ１３などをイオン注入で高抵抗化した
高抵抗領域６を備えている。

この構造によれば、溝５の深さは高キャリア濃度層４を
切断すれば充分であり１通常１１００ｎ以下で充分とな
る。このため、配線が断線する問題を回避することがで
きる。

またバッファ層２あるいはバリアＭ３のキャリア濃度は
１×１０１８Ｇ″″δ以下であるため、０２イオン等を
注入することにより高抵抗領域６が形成され、充分なア
イソレーション特性を得ることができる。

第２図は第１図のようなアイソレーション構造を実現す
るための作製工程をＧａＡｓＭＥＳＦＥＴ集積回路につ
いて示した図である。

まず第２図（ａ）のように半絶縁性Ｇ　ａ　Ａ　ｓ基板
１上にＭＢＥ法によってアンドープのＧ　ａ　Ａ　ｓバ
ラフッ層２を３００ｎｍ、Ｂｅをドープしたｐ型Ｇ　ａ
　Ａ　ｓバリア層３を５０ｎｍ　（キャリア濃度ｌ　Ｘ
　１０１６ａｍ−８）　、チャネルとなるＳｉをドープ
したｎ型ＧａＡｓ能動層４を３０ｎｍ　（キャリア濃度
Ｉ　Ｘ　１０　”ｒｎ−’）をエピタキシャル成長した
。

次いで第２図（ｂ）のようにＷＳｉからなるゲート電極
７を形成し、ＣＶＤ法による５ｉＣ）ｚ膜１０を被覆す
る。次にフォトレジスト１１を用いて、アイソレーショ
ン部の５ｉＯｚ膜１０を弗酸水溶液によって、また高キ
ヤリア濃度能動層４およびバリア層３の一部をリン酸系
のエツチング液によってエツチングし、アイソレーショ
ン用溝５を形成した。さらにＯｘイオンを２００ｋＶの
加速電圧でＩ　Ｘ　１０　”ｃｍ−”打ち込み、高抵抗
領域６を形成した。

次いでフォトレジネト１ｏを除去し、５ｉＯｚ膜１０の
所定の部分に開口部を設けて第２図（ｄ）のようにＧａ
Ａｓオーミック層８を選択成長させ。

オーミック電極９を形成した。この後必要に応じて５ｊ
Ｏｚ膜１０を除去すれば第１図と同様の構造が得られる
。

この方法によれば、アイソレーション溝５の深さは、イ
オン注入で高抵抗化できないｌＸｌ０Ｉ’■−８以上の
キャリア濃度をもつ高キャリア濃度層４を遮断すれば充
分である。高性能電界効果トランジスタでは高キャリア
濃度層４は、表面から通常５０ｎｍ以内にあり、一方、
種々の実験によればアイソレーション用溝５の深さが１
１００ｎ以内であれば配線の断線は、はとんど発生しな
いことが判明している。このため本発明によるアイソレ
ーション法は、高キャリア濃度層がエピタキシャル層表
面から１１００ｎ以内にある高性能素子を集積するのに
とくに有効である。また高キャリア濃度層がエピタキシ
ャル層表面から１１００ｎ以上深い部分に存在する場合
にも、本発明によるアイソレーション法ではアイソレー
ション用溝の深さを必要最小限に止めることが可能とな
り、配線の断線防止のため、ＳＯＧ　（スピン・オン・
ガラス）あるいは耐熱性樹脂によるウェハー表面の平坦
化処理を有効に利用することができる。

本実施例においては基板、エピタキシャル層ともにＧ　
ａ　Ａ　ｓを用いて電界効果トランジスタを集積する例
を示したが１本発明のアイソレーション法は半導体とし
て他にＧａＡＱＡｓ、Ｉ　ｎＧａＡｓ。

Ｉｎｋ、ＩｎＡρＡｓおよびこれらのへテロ構造を用い
ても本質に変りがないのは勿論である。またイオン注入
として０２イオンを用いた例を示したが、他にＢ、Ｈ等
ディープトラップを有効に形成するイオン種を用いても
よい。

〔発明の効果〕

本発明によれば、高キャリア濃度の半導体層を使用する
高性能化合物半導体電界効果トランジスタを、配線の断
線なしに高集積化することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体ウェハーの断面模式
図、第２図は第１図に示した如きアイソレーション構造
を有する素子の作製工程の一例を示す断面図である。 １・・・半絶縁性半導体基板、２・・・バッファ層、３
・・・バリア層、４・・・高キャリア濃度層、５・・・
溝、６・・・高抵抗領域、７・・・ゲート電極、８・・
・オーミック層。 ９・・・オーミック電極、１０・・・Ｓ　ｉ　Ｏｘ膜、
１１・・・芽　１　国

Claims (1)

1. 【特許請求の範囲】 １、回路素子間の電気的分離のためのアイソレーシヨン
   領域に、所定の半導体層を切断するための溝と、イオン
   注入によつて高抵抗化された領域を具備することを特徴
   とする化合物半導体集積回路。 ２、化合物半導体集積回路で使用されるキャリア濃度が
   、１０＾１＾８ｃｍ＾−＾３の半導体層が、アイソレー
   シヨン領域に設けられた溝によつて切断されていること
   を特徴とする特許請求の範囲第１項記載の化合物半導体
   集積回路。 ３、アイソレーシヨンのために設けられた溝の深さが１
   ００ｎｍ以下であることを特徴とする特許請求の範囲第
   １項および第２項記載の化合物半導体集積回路。 ４、アイソレーシヨン領域の形成において、エッチング
   による溝の形成と、イオン注入による高抵抗領域の形成
   が同一マスクで行なわれることを特徴とする化合物半導
   体集積回路の製造方法。 ５、アイソレーシヨンのための溝と高抵抗領域を形成し
   た後、ＳＯＧ（スピンオンガラス）あるいは熱硬化性樹
   脂等の流動性絶縁材を塗布し、上記溝を平坦化する工程
   を含むことを特徴とする化合物半導体集積回路。