JPH02111073A - 絶縁ゲート電界効果トランジスタおよびその集積回路装置 - Google Patents
絶縁ゲート電界効果トランジスタおよびその集積回路装置Info
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- JPH02111073A JPH02111073A JP63264614A JP26461488A JPH02111073A JP H02111073 A JPH02111073 A JP H02111073A JP 63264614 A JP63264614 A JP 63264614A JP 26461488 A JP26461488 A JP 26461488A JP H02111073 A JPH02111073 A JP H02111073A
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- Japan
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- gate
- channel
- gasb
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- insulated gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
化合物半導体を絶縁層として用いた絶縁ゲート電界効果
トランジスタ（ＩＧＦＥＴ＞およびそのＩＧＦＥＴを用
いた集積回路に関し、 キャリア移動度が十分高く、高速動作でき、かつゲート
絶縁層のバリア高さが十分高く、ゲートのリーク電流が
少ない絶縁ゲート電界効果トランジスタを提供すること
を目的とし、 ＧａＳｂにより構成されたチャネル領域と、該チャネル
領域上に形成され、ＺｎＴｅまたはＡｌＡｓＳｂにより
構成されたゲート絶縁層とのへテロ構造を有するように
構成する。
トランジスタ（ＩＧＦＥＴ＞およびそのＩＧＦＥＴを用
いた集積回路に関し、 キャリア移動度が十分高く、高速動作でき、かつゲート
絶縁層のバリア高さが十分高く、ゲートのリーク電流が
少ない絶縁ゲート電界効果トランジスタを提供すること
を目的とし、 ＧａＳｂにより構成されたチャネル領域と、該チャネル
領域上に形成され、ＺｎＴｅまたはＡｌＡｓＳｂにより
構成されたゲート絶縁層とのへテロ構造を有するように
構成する。
［産業上の利用分野］
本発明は、化合物半導体を絶縁層として用いた絶縁ゲー
ト電界効果トランジスタ（ＩＧＦＥＴ）およびそのＩＧ
ＦＥＴを用いた集積回路装置に関する。
ト電界効果トランジスタ（ＩＧＦＥＴ）およびそのＩＧ
ＦＥＴを用いた集積回路装置に関する。
近年のコンピュータシステムの高速化の要求に伴い、Ｈ
Ｅ・ＭＴを始めとし超高速素子の開発が盛んであるが、
次世代のコンピュータシステムに対してはさらに高遠な
素子の開発が要求されている。
Ｅ・ＭＴを始めとし超高速素子の開発が盛んであるが、
次世代のコンピュータシステムに対してはさらに高遠な
素子の開発が要求されている。
このような要求に応じるためには高いキャリア移動度を
持つ材料で素子を形成することが有効な方法の一つであ
る。
持つ材料で素子を形成することが有効な方法の一つであ
る。
ところで、高速性を有すると同時に高集積化にも適した
回路構成を採らなければならないことも多い、高集積化
に必要な要件の１つは、低消費電力性であり、シリコン
の相補型ＭＯ３ＦＥＴ回路はその好適例である。
回路構成を採らなければならないことも多い、高集積化
に必要な要件の１つは、低消費電力性であり、シリコン
の相補型ＭＯ３ＦＥＴ回路はその好適例である。
１土Ｌ
■−ｖ族化合物半導体のキヤ
物 質 電子移動度
（ｃｎ ２／Ｖｓｅｃ
Ａ Ｉ Ｓｂ ９００
ＧａＰ ３００
ＧａＡｓ ７ ２００
ＧａＳｂ ５，０００
ＩｎＰ ４，６００
ＩｎＡｓ ３３，０００
ＩｎＳｂ ８０，０００
リア移動度（室温）
正孔移動度
（ｃｍ ２／Ｖｓｅｃ
１．０００
［従来の技術］
■−ｖ族化合物半導体はＩＶ族元素半導体と比べ一般に
高い電子移動度を有し、高速デバイスを形成するのに適
している。
高い電子移動度を有し、高速デバイスを形成するのに適
している。
第１表に、代表的な■−ｖ族化合物半導体内の室温での
キャリア（電子および正孔）移動度を示す。
キャリア（電子および正孔）移動度を示す。
この高い電子移動度を有効に利用した■−ｖ族化合物半
導体電界効果トランジスタは優れた特性を示すことがで
きる。特にペテロ接合を形成し、ペテロ界面の低不純物
密度領域に２次元キャリアガスを発生させると、極めて
高速な動作を可能とするデバイスを構成できる。ｎ型Ｇ
ａＡｌＡｓ−１型ＧａＡｓのへテロ構造を用いなＨＥＭ
Ｔ （ｈｉｇｈ ｅｌｅｃｔｒｏｎ １ｏｂｉｌｉｔ
ｙ ｔｒａｎｓｉｓｔｏｒ ）やｎ＋型ＧａＡｓ−絶
縁性ＧａＡｌＡｓ−１型ＧａＡＳのへテロ構造を用いた
いわゆるＳ Ｉ Ｓ Ｆ Ｅ Ｔ （ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ−ｉｎｓｕｌａｔｏｒ−ｓｅｎｉｃｏｎｄｕ
ｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓ
ｔｏｒ） （ＩＥＥＥ ＥＤｉ−５，ＮＯ，９（１９
８４）Ｄ、３７９．Ｐ、Ｍ、 Ｓｏｌｏｍｏｎ他）等が
これらの例である。５ＩＳＦＥＴはほぼ零のナチュラル
ｌ：Ｉｆｉａ電圧を有し、開鎖が第１次近似ではゲート
絶縁層であるＧａ、、 ＡｌｘＡｓ層の組成Ｘや厚さに
拠らない特徴を有する。
導体電界効果トランジスタは優れた特性を示すことがで
きる。特にペテロ接合を形成し、ペテロ界面の低不純物
密度領域に２次元キャリアガスを発生させると、極めて
高速な動作を可能とするデバイスを構成できる。ｎ型Ｇ
ａＡｌＡｓ−１型ＧａＡｓのへテロ構造を用いなＨＥＭ
Ｔ （ｈｉｇｈ ｅｌｅｃｔｒｏｎ １ｏｂｉｌｉｔ
ｙ ｔｒａｎｓｉｓｔｏｒ ）やｎ＋型ＧａＡｓ−絶
縁性ＧａＡｌＡｓ−１型ＧａＡＳのへテロ構造を用いた
いわゆるＳ Ｉ Ｓ Ｆ Ｅ Ｔ （ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ−ｉｎｓｕｌａｔｏｒ−ｓｅｎｉｃｏｎｄｕ
ｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓ
ｔｏｒ） （ＩＥＥＥ ＥＤｉ−５，ＮＯ，９（１９
８４）Ｄ、３７９．Ｐ、Ｍ、 Ｓｏｌｏｍｏｎ他）等が
これらの例である。５ＩＳＦＥＴはほぼ零のナチュラル
ｌ：Ｉｆｉａ電圧を有し、開鎖が第１次近似ではゲート
絶縁層であるＧａ、、 ＡｌｘＡｓ層の組成Ｘや厚さに
拠らない特徴を有する。
しかしながら、■−ｖ族化合物半導体は電子の移動度は
高いものの、正孔（ホール）の移動度が低い、このため
、特性の優れた相補型回路を形成するのは容易ではない
。
高いものの、正孔（ホール）の移動度が低い、このため
、特性の優れた相補型回路を形成するのは容易ではない
。
特に従来報告されていたＩＩ［−Ｖ族化合物半導体相補
型ＦＥＴに置いてはｐ型ＦＥＴの特性が不十分であり回
路全体の特性を制限していた。
型ＦＥＴに置いてはｐ型ＦＥＴの特性が不十分であり回
路全体の特性を制限していた。
高速動作と低消費電力を実現するための相補型回路とし
ては、たとえばｎ型ＧａＡｓ／ ｐ型ＧａＡ ＩＡｓヘ
テロ梢遣金遣いたｎチャネルＭＥＳＦＥＴとｐ型ＧａＡ
ｌＡｓ／ ｉ型ＧａＡｓヘテロ楕遣を用いたＰチャネル
ＨＥＭＴを用いたものが検討されてきた（ＩＥＥＥ。
ては、たとえばｎ型ＧａＡｓ／ ｐ型ＧａＡ ＩＡｓヘ
テロ梢遣金遣いたｎチャネルＭＥＳＦＥＴとｐ型ＧａＡ
ｌＡｓ／ ｉ型ＧａＡｓヘテロ楕遣を用いたＰチャネル
ＨＥＭＴを用いたものが検討されてきた（ＩＥＥＥ。
ＥＤＬ−５，Ｎｏ、１２（１９８４）Ｐ５２１．Ｒ，Ａ
、に１ｅｈｌｆｌ！り 、 ｎチャネルデバイス、ｐチ
ャネルデバイスを共にＭＥＳＦＥＴとすると動作速度の
遅いｐチャネルデバイスがネックになるので、ＨＥＭＴ
Ｉ造として高速動作を図っている。
、に１ｅｈｌｆｌ！り 、 ｎチャネルデバイス、ｐチ
ャネルデバイスを共にＭＥＳＦＥＴとすると動作速度の
遅いｐチャネルデバイスがネックになるので、ＨＥＭＴ
Ｉ造として高速動作を図っている。
５ＩＳＦＥＴを用いた相補型回路も提案されている（
ＩＥＥＥ、ＥＤＬ−７，Ｎｏ３（１９８６）Ｐ１８２に
、 ＨａｔｕｌＯｔＯ他）。
ＩＥＥＥ、ＥＤＬ−７，Ｎｏ３（１９８６）Ｐ１８２に
、 ＨａｔｕｌＯｔＯ他）。
第６図にその構造を概略的に示す、ノンドープの（１０
０）面ＧａＡｓ基板５１の上にノンドープＧａＡｓ領域
５２，５３か形成され、その表面層に、ｎ＋型ソース／
ドレイン領域５４ａ、５４ｂ、ｐ＋型ソース／ドレイン
領域５５ａ、５５ｂが形成されている。ソース／ドレイ
ン領域に挾まれたチャネル領域５６．５７の上では、ノ
ンドープのＧａＡｌＡｓ層５８．５９がゲート絶縁層を
形成している。ゲート絶縁層５８．５９の上には、ｎ＋
型ＧａＡｓ領域６１、Ｐ＋型ＧａＡｓ領域６２が形成さ
れ、ｎチャネル５ＩＳＦＥＴ６４．ｐチャネルＳ Ｉ
５ＦＥ７６５のゲート電極を形成している。ｐ＋型Ｇａ
Ａｓ領域６２の上の窒化タングステン（ＷＮ ）層６７
は選択エッチの際の〜マスクとして働く層である。ｎチ
ャネルＳ Ｉ ５ＦＥ７６４の１つのソース／ドレイン
領域５４ｂとｐチャネル５ＩＳＦＥ７６５の１つのソー
ス／ドレイン領域５５ｃとをオーミック環′！ｆ１６９
で接続して相補型Ｓ Ｉ ５ＦＥＴからなるインバータ
が構成される。
０）面ＧａＡｓ基板５１の上にノンドープＧａＡｓ領域
５２，５３か形成され、その表面層に、ｎ＋型ソース／
ドレイン領域５４ａ、５４ｂ、ｐ＋型ソース／ドレイン
領域５５ａ、５５ｂが形成されている。ソース／ドレイ
ン領域に挾まれたチャネル領域５６．５７の上では、ノ
ンドープのＧａＡｌＡｓ層５８．５９がゲート絶縁層を
形成している。ゲート絶縁層５８．５９の上には、ｎ＋
型ＧａＡｓ領域６１、Ｐ＋型ＧａＡｓ領域６２が形成さ
れ、ｎチャネル５ＩＳＦＥＴ６４．ｐチャネルＳ Ｉ
５ＦＥ７６５のゲート電極を形成している。ｐ＋型Ｇａ
Ａｓ領域６２の上の窒化タングステン（ＷＮ ）層６７
は選択エッチの際の〜マスクとして働く層である。ｎチ
ャネルＳ Ｉ ５ＦＥ７６４の１つのソース／ドレイン
領域５４ｂとｐチャネル５ＩＳＦＥ７６５の１つのソー
ス／ドレイン領域５５ｃとをオーミック環′！ｆ１６９
で接続して相補型Ｓ Ｉ ５ＦＥＴからなるインバータ
が構成される。
ｐ＋型ＧａＡｓゲート電極６２に与えるバイアス電圧に
よってノンドープＧａＡｓ５３ ／ノンドープＧａ＾Ｉ
ＡＳ５９のへテロ界面に形成される２次元正孔ガスがｐ
チャネル５７の導電性を与え、ｎ＋型ＧａＡＳゲート電
ｆａ：６１に与えるバイアス電圧によってノンドーグＧ
ａＡｓ５２／ノンドーグＧａＡｌＡ３５８のへテロ界面
に形成される２次元電子ガスがｎチャネル５６の導電性
を与える。すなわち、ｐ型５ＩＳＦＥＴとｎ型Ｓ Ｉ
５ＦＥＴの組合せである。
よってノンドープＧａＡｓ５３ ／ノンドープＧａ＾Ｉ
ＡＳ５９のへテロ界面に形成される２次元正孔ガスがｐ
チャネル５７の導電性を与え、ｎ＋型ＧａＡＳゲート電
ｆａ：６１に与えるバイアス電圧によってノンドーグＧ
ａＡｓ５２／ノンドーグＧａＡｌＡ３５８のへテロ界面
に形成される２次元電子ガスがｎチャネル５６の導電性
を与える。すなわち、ｐ型５ＩＳＦＥＴとｎ型Ｓ Ｉ
５ＦＥＴの組合せである。
［発明が解決しようとする課題〕
しかしながら、上記のようなＧａＡｓ／Ｇａ＾ＪＡＳヘ
テ０構造を用いた相補型５ＩＳＦＥＴ回路も、以下のよ
うな課題を有する。
テ０構造を用いた相補型５ＩＳＦＥＴ回路も、以下のよ
うな課題を有する。
（１）ホールの移動度が余り高くなく（室温では特に低
い）、Ｐチャネルデバイスの特性が比較的に不十分であ
る。
い）、Ｐチャネルデバイスの特性が比較的に不十分であ
る。
（２） ＧａＡＳ／ＧａＡｌ＾Ｓヘテロ界面のバリアエ
ネルギが電子に対しては０．３ｅＶ、正孔に対しては０
．２ｅＶ程度と小さく、ゲートのリーク電流が大きい。
ネルギが電子に対しては０．３ｅＶ、正孔に対しては０
．２ｅＶ程度と小さく、ゲートのリーク電流が大きい。
これらのため今まで化合物半導体相補型回路装置は十分
な特性を実現し得ないでいた。特に、Ｐ型デバイスの特
性が不十分であり回路全体の特性を制限していた。
な特性を実現し得ないでいた。特に、Ｐ型デバイスの特
性が不十分であり回路全体の特性を制限していた。
本発明の目的は、キャリア移動度が十分高く、高速動作
でき、ゲート絶縁層のバリア高さが十分高く、ゲートの
リーク電流が少ない絶縁ゲート電界効果トランジスタを
提供することである。
でき、ゲート絶縁層のバリア高さが十分高く、ゲートの
リーク電流が少ない絶縁ゲート電界効果トランジスタを
提供することである。
特に、相補型回路を構成したとき、回路全体の動作速度
を制限していたｐ型ＦＥＴを改良することである。
を制限していたｐ型ＦＥＴを改良することである。
本発明の他の目的は高速動作、低消費電力を実現できる
相補型絶縁ゲート電界効果トランジスタ集積回路装置を
提供することである。
相補型絶縁ゲート電界効果トランジスタ集積回路装置を
提供することである。
［課題を解決するための手段］
高速相補型回路を構成する絶縁ゲートＰＥＴに要求され
る条件は （１）チャネル層が高い電子移動度および正孔移動度を
持つ材料で構成されていること、（２）ゲート絶縁層が
、チャネル層との間に大きな伝導帯の不連続および価電
子帯の不連続を持つ材料によって形成され、大きなゲー
ト耐圧を得られること である。
る条件は （１）チャネル層が高い電子移動度および正孔移動度を
持つ材料で構成されていること、（２）ゲート絶縁層が
、チャネル層との間に大きな伝導帯の不連続および価電
子帯の不連続を持つ材料によって形成され、大きなゲー
ト耐圧を得られること である。
それゆえ、電子のみならず、正孔の移動度が高い材料で
チャネルを構成すること、電子および正孔の両方に対し
て高いバリア・エネルギをも−っ材料でゲート絶縁層を
形成することが重要である。
チャネルを構成すること、電子および正孔の両方に対し
て高いバリア・エネルギをも−っ材料でゲート絶縁層を
形成することが重要である。
本発明では、この様な材料として、チャネルをＧａｒｂ
で、ゲート絶縁層をＺｎＴｅまたはＡ１＾ｓｓｂで構成
し、ヘテロ接合を形成して、絶縁ゲート電界効果トラン
ジスタを構成する。またこの絶縁ゲート型電界効果トラ
ンジスタを用いて、超高速、低消費電力型の相補型集積
回路装置を構成する。
で、ゲート絶縁層をＺｎＴｅまたはＡ１＾ｓｓｂで構成
し、ヘテロ接合を形成して、絶縁ゲート電界効果トラン
ジスタを構成する。またこの絶縁ゲート型電界効果トラ
ンジスタを用いて、超高速、低消費電力型の相補型集積
回路装置を構成する。
第１図（ａ＞、（ｂ）に本発明の原理図を示す。
第１図（ａ）はｎチャネルデバイスを示し、ノンドープ
ＧａＳｂで形成されたチャネル領域１ａの上にノンドー
プの２ｎＴｅまたは＾１＾ｓｓｂのゲート絶縁層２ａが
形成され、その上にゲート環ｆ！３ ａが配置されてい
る。ゲート環ｉ３ａのバイアス電圧によって、ゲート絶
縁Ｎ ２ ａ ／ Ｇａｒｂチャネル領域１ａのへテロ
界面に２次元電子ガス５ａが誘起される。
ＧａＳｂで形成されたチャネル領域１ａの上にノンドー
プの２ｎＴｅまたは＾１＾ｓｓｂのゲート絶縁層２ａが
形成され、その上にゲート環ｆ！３ ａが配置されてい
る。ゲート環ｉ３ａのバイアス電圧によって、ゲート絶
縁Ｎ ２ ａ ／ Ｇａｒｂチャネル領域１ａのへテロ
界面に２次元電子ガス５ａが誘起される。
第１図（ｂ）はｐチャネルデバイスを示し、ノンドープ
ＧａＳｂで形成されたチャネル領域１ｂの上にノンドー
プの２ｎＴｅまたはＡＩＡＳＳｂのゲート絶縁層２ｂが
形成され、その上にゲート電極３ｂが配置されている。
ＧａＳｂで形成されたチャネル領域１ｂの上にノンドー
プの２ｎＴｅまたはＡＩＡＳＳｂのゲート絶縁層２ｂが
形成され、その上にゲート電極３ｂが配置されている。
ゲート環ｉ３ｂのバイアス電圧によって、ゲート絶縁層
２ ｂ ／ＧａＳｂチャネル領域１ｂのへテロ界面に２
次元正孔ガス５ｂが誘起される。
２ ｂ ／ＧａＳｂチャネル領域１ｂのへテロ界面に２
次元正孔ガス５ｂが誘起される。
ｎチャネルデバイスとｐチャネルデバイスを同一基板上
に形成し、相互接続することにより相補型絶縁ゲート集
積回路装置を形成できる。
に形成し、相互接続することにより相補型絶縁ゲート集
積回路装置を形成できる。
［作用］
本発明の絶縁ゲートＦＥＴは、チャネルをＧａＳｂ、ゲ
ート絶縁層を、ｉ！ｎＴｅ又は、＾ＩＡＳＳｂで構成し
ている。
ート絶縁層を、ｉ！ｎＴｅ又は、＾ＩＡＳＳｂで構成し
ている。
Ｇａｒｂは電子及び正孔の移動度が、室温でそれぞれ５
０００ ａａ／Ｖｓｅｃ 、 、１０００ ｊ／Ｖｓｅ
ｃと共にかなり高い、特に正孔移動度は■−ｖ族化合物
半導体中、最大である。
０００ ａａ／Ｖｓｅｃ 、 、１０００ ｊ／Ｖｓｅ
ｃと共にかなり高い、特に正孔移動度は■−ｖ族化合物
半導体中、最大である。
また、ゲート絶縁層を構成するＺｎＴｅまたは＾ｌＡｓ
５ｂは、チャネル領域を形成するＧａｒｂに対して大き
な伝導帯不連続、価電子帯不連続を有する。
５ｂは、チャネル領域を形成するＧａｒｂに対して大き
な伝導帯不連続、価電子帯不連続を有する。
さらにゲート絶縁層を構成する１ｎＴｅまたけ＾ｌＡｓ
５ｂは、チャネル領域を形成するＧａＳｂに対して格子
の整合性がよい。
５ｂは、チャネル領域を形成するＧａＳｂに対して格子
の整合性がよい。
たとえばゲート絶縁層材料の１つである１ｎＴｅはＧａ
ｒｂと格子定数の整合がよ＜ （ＧａＳｂ： ６．０９
５人、２ｎＴｅ： ６．１０３人）、結晶学的に優れた
組合せである。また、伝導帯不連続、価電子帯不連続が
、それぞれ０．５ｅＶ、１．１ｅＶと共に大きく、従来
のＧａＡｓ／ ＧａＡｌＡｓ系の０．３ｅＶ、０．２ｅ
Ｖに比べてかなり大きい、特に正孔に対するバリア・エ
ネルギとして１．１ｅＶを採れる事は注目に値し、従来
の欠点であったｐ−チャネルのゲートリークを抑えるの
に著しく有効である。このことはより薄いゲート層の形
成も可能とするためｐチャネルデバイスのｇ （伝達コ
ンダクタンス）の向上にも有効である。また、特性の立
上がりを表わすに値の向上にも有効である。
ｒｂと格子定数の整合がよ＜ （ＧａＳｂ： ６．０９
５人、２ｎＴｅ： ６．１０３人）、結晶学的に優れた
組合せである。また、伝導帯不連続、価電子帯不連続が
、それぞれ０．５ｅＶ、１．１ｅＶと共に大きく、従来
のＧａＡｓ／ ＧａＡｌＡｓ系の０．３ｅＶ、０．２ｅ
Ｖに比べてかなり大きい、特に正孔に対するバリア・エ
ネルギとして１．１ｅＶを採れる事は注目に値し、従来
の欠点であったｐ−チャネルのゲートリークを抑えるの
に著しく有効である。このことはより薄いゲート層の形
成も可能とするためｐチャネルデバイスのｇ （伝達コ
ンダクタンス）の向上にも有効である。また、特性の立
上がりを表わすに値の向上にも有効である。
ＡｌＡｓＳｂは混晶なので組成を選ぶことによりＺｎＴ
ｅと同様の約０．１％程度の格子整合を容易に達成でき
る。さらに完全な格子整合を実現することも可能である
。またへテロ界面におけるバンドの不連続も従来のもの
より大きくできる。
ｅと同様の約０．１％程度の格子整合を容易に達成でき
る。さらに完全な格子整合を実現することも可能である
。またへテロ界面におけるバンドの不連続も従来のもの
より大きくできる。
［実施例］
第２図に本発明の実施例によるＧａＳｂ／ＺｎＴｅヘテ
ロ構造を用いた相補型Ｓ Ｉ ５ＦＥＴ （ｐ−３Ｉ
５ＦＥＴ及びｎ−３ＩＳＦＥＴ）のエネルギバンド（キ
ャリアを誘起した状態での）図を示す、左側がｎチャネ
ル５ＩＳＦＥＴ、右側がＰチャネル５ＩＳＦＥＴを示す
、チャネル領域１ａ、１ｂはＧａ５ｂで形成されている
のでキャリア、特に正孔、の移動度が高い、ノンドープ
なので低温にするとさらに移動度が高くなる。ゲート絶
縁層２ａはＺｎＴｅで形成されているので、バリア高さ
がｎ−３１３ＦＥＴで約０．５ｅＶ、Ｐ−ＳＩＳＦＥＴ
で約１゜１ｅＶと高い、格子整合が良好なことと相伐っ
てゲートのリーク電流を極めて小さくすることに有功で
ある。
ロ構造を用いた相補型Ｓ Ｉ ５ＦＥＴ （ｐ−３Ｉ
５ＦＥＴ及びｎ−３ＩＳＦＥＴ）のエネルギバンド（キ
ャリアを誘起した状態での）図を示す、左側がｎチャネ
ル５ＩＳＦＥＴ、右側がＰチャネル５ＩＳＦＥＴを示す
、チャネル領域１ａ、１ｂはＧａ５ｂで形成されている
のでキャリア、特に正孔、の移動度が高い、ノンドープ
なので低温にするとさらに移動度が高くなる。ゲート絶
縁層２ａはＺｎＴｅで形成されているので、バリア高さ
がｎ−３１３ＦＥＴで約０．５ｅＶ、Ｐ−ＳＩＳＦＥＴ
で約１゜１ｅＶと高い、格子整合が良好なことと相伐っ
てゲートのリーク電流を極めて小さくすることに有功で
ある。
第３図に本発明の他の実施例によるＧａＳｂ／ Ａ ｌ
Ａｓ５ｂによる５ＩＳＦＥＴの同様の図を示す、この場
合は、伝導帯不連続、価電子帯不連続はそれぞれ０．４
ｅＶ、０．５５ｅＶとなる。 ＧａＡＳ／Ｇａ＾ＩＡｓ
の０．３ｅＶ、０．２ｅＶと比べると、価電子帯の不連
続がかなり改善されている。尚ＡｌＡｓＳｂはＡｓｂと
ＡｌＡｓとの混晶であり、その組成を調整することで格
子定数を調整でき、格子の不整を全く無くすることもで
きる。またチャネル領域のＧａＳｂに対しヘテロ構造を
作るゲート絶縁層のＡｌＡｓＳｂは同じ■−Ｖ族化合物
であり、さらにｓｂは共通の元素であるため、良質の結
晶を成長し易いという利点がある。
Ａｓ５ｂによる５ＩＳＦＥＴの同様の図を示す、この場
合は、伝導帯不連続、価電子帯不連続はそれぞれ０．４
ｅＶ、０．５５ｅＶとなる。 ＧａＡＳ／Ｇａ＾ＩＡｓ
の０．３ｅＶ、０．２ｅＶと比べると、価電子帯の不連
続がかなり改善されている。尚ＡｌＡｓＳｂはＡｓｂと
ＡｌＡｓとの混晶であり、その組成を調整することで格
子定数を調整でき、格子の不整を全く無くすることもで
きる。またチャネル領域のＧａＳｂに対しヘテロ構造を
作るゲート絶縁層のＡｌＡｓＳｂは同じ■−Ｖ族化合物
であり、さらにｓｂは共通の元素であるため、良質の結
晶を成長し易いという利点がある。
第４図（ａ）〜（ｇ）に本発明の実施例によるＧａＳｂ
／ＺｎＴｅヘテロ構造を用いた相補型５ＩＳＦＥＴイン
バータの作成例を示す。
／ＺｎＴｅヘテロ構造を用いた相補型５ＩＳＦＥＴイン
バータの作成例を示す。
第４図（ａ）に示すように半絶縁性ＧａＳｂ基板１１上
に、分子線エピタキシ（ＭＢＥ）又は有機金属化学気相
成長（ＭＯＣＶＤ）等により、ノンドープＧａＳｂ層１
２を１μｍ程度、続いてノンドープ２ｎＴｅ層１３を例
えば３００人、ｐ型ＧａＳｂ層・１４Ｃ（’ｌ１ｉ−Ｃ
ｆＺｎト−７、Ｉ Ｘ １０１８ｃｎ−３程度）を約１
０００人、ノンドープＧａＳｂ層１５を例えは３００人
、ノンドープ２ｎＴｅ層１６を例えば３００人、ノンド
ープＧａＳｂ層１７を例えば５００人、ノンドープ２ｎ
Ｔｅ層１８を例えば３００人、ｎ型ＧａＳｂ層１９（例
えばＴｅドープ、Ｉ Ｘ １０１８ｃｌ−３程度）を約
１０００人成長する。
に、分子線エピタキシ（ＭＢＥ）又は有機金属化学気相
成長（ＭＯＣＶＤ）等により、ノンドープＧａＳｂ層１
２を１μｍ程度、続いてノンドープ２ｎＴｅ層１３を例
えば３００人、ｐ型ＧａＳｂ層・１４Ｃ（’ｌ１ｉ−Ｃ
ｆＺｎト−７、Ｉ Ｘ １０１８ｃｎ−３程度）を約１
０００人、ノンドープＧａＳｂ層１５を例えは３００人
、ノンドープ２ｎＴｅ層１６を例えば３００人、ノンド
ープＧａＳｂ層１７を例えば５００人、ノンドープ２ｎ
Ｔｅ層１８を例えば３００人、ｎ型ＧａＳｂ層１９（例
えばＴｅドープ、Ｉ Ｘ １０１８ｃｌ−３程度）を約
１０００人成長する。
第４図（ｂ）に示すようにｎチャネル５ＩＳＦＥＴのゲ
ートを形成する予定領域を残して最上層のｎ型ＧａＳｂ
層１９を選択エツチングする。残ったｎ型ＧａＳｂ層１
９ａがゲート電極を構成する。
ートを形成する予定領域を残して最上層のｎ型ＧａＳｂ
層１９を選択エツチングする。残ったｎ型ＧａＳｂ層１
９ａがゲート電極を構成する。
第４図（Ｃ）に示すように、次にｎ型５ＩＳＦＥＴのゲ
ート電１１９ａをマスクとしてソース領域、ドレイン領
域を形成する予定の領域にｎ型ドーパント、たとえばＴ
ｅをイオン注入する。ｎ型５ＩＳＦＥＴ以外の領域はホ
トレジストのマスク２０で覆っておく、イオン注入後、
レジストマスクを除去し、アニールを行ってｎ十領域２
１．２２を形成する。
ート電１１９ａをマスクとしてソース領域、ドレイン領
域を形成する予定の領域にｎ型ドーパント、たとえばＴ
ｅをイオン注入する。ｎ型５ＩＳＦＥＴ以外の領域はホ
トレジストのマスク２０で覆っておく、イオン注入後、
レジストマスクを除去し、アニールを行ってｎ十領域２
１．２２を形成する。
第４図（ｄ）に示すように、ｐ型Ｓ Ｉ ５ＦＥＴを形
成する領域を選択エツチングする。すなわち、ｐ型Ｇａ
Ｓｂ層１４のゲート形成予定領域を残して、最下２ｎＴ
ｅ層１３の表面までエツチングで除去する。
成する領域を選択エツチングする。すなわち、ｐ型Ｇａ
Ｓｂ層１４のゲート形成予定領域を残して、最下２ｎＴ
ｅ層１３の表面までエツチングで除去する。
この際、すでに形成したｎ型Ｓ Ｉ ５ＦＥＴ部分をマ
スクして保護しておくことは言うまでもない。
スクして保護しておくことは言うまでもない。
第４図（ｅ）に示すようにｎ型５ＩＳＦＥＴのゲートを
極１４ａをマスクとしてソース領域、ドレイン領域を形
成する予定の領域にｐ型ドーパント例えばＺｎを注入す
る。ｐ型５ＩＳＦＢＴ部分以外はレジストマスク２４で
覆っておく、その後アニールを行うことによってｐ＋型
領領域２５２６を形成する。
極１４ａをマスクとしてソース領域、ドレイン領域を形
成する予定の領域にｐ型ドーパント例えばＺｎを注入す
る。ｐ型５ＩＳＦＢＴ部分以外はレジストマスク２４で
覆っておく、その後アニールを行うことによってｐ＋型
領領域２５２６を形成する。
第４図（ｆ）に示すようにｎ型５ＩＳＦＥＴのソース／
ドレイン領域２１２２に例えばＡｕ−Ｔｅのオーミック
電極２８ａ、２８ｂ、’ｐｎ型５ＩＳＦＥＴソース／ト
レイン領域２５．２６に。
ドレイン領域２１２２に例えばＡｕ−Ｔｅのオーミック
電極２８ａ、２８ｂ、’ｐｎ型５ＩＳＦＥＴソース／ト
レイン領域２５．２６に。
例えばＡｕ−３ｎのオーミック電極２９ａ、２９ｂを蒸
着し、４５０℃、５分程度のアロイイングによってそれ
ぞれのソース／ドレイン電！２８ａ。
着し、４５０℃、５分程度のアロイイングによってそれ
ぞれのソース／ドレイン電！２８ａ。
２８ｂ、２９ａ、２９ｂを形成する。
第４図（ｇ）に示すように最後にゲートメタルを蒸着し
、Ｓ ｉ Ｏ２等によりアイソレーション３０を行い、
配線３４を形成する。°このようにして相補型５ＩＳＦ
ＥＴ！積回路装置が作成される。
、Ｓ ｉ Ｏ２等によりアイソレーション３０を行い、
配線３４を形成する。°このようにして相補型５ＩＳＦ
ＥＴ！積回路装置が作成される。
なお、第４図（ｇ）中３１に示すように、ゲートを正に
バイアスすることにより、ＺｎＴｅゲート絶縁層１８下
のＧａＳｂチャネル領域中に２次元電子ガスが誘起され
る。またｎ型５ＩＳＦＥＴではゲートを負バイアスする
ことにより同様に２次元正孔ガス３２が誘起される。
バイアスすることにより、ＺｎＴｅゲート絶縁層１８下
のＧａＳｂチャネル領域中に２次元電子ガスが誘起され
る。またｎ型５ＩＳＦＥＴではゲートを負バイアスする
ことにより同様に２次元正孔ガス３２が誘起される。
以上、Ｇａｒｂ／ ＺｎＴｅヘテロ構造を用いる場合に
ついて説明したが、ＧａＳｂ／ＡｌＡｓＳｂヘテロ構造
の場合は、以上の作製法において１ｎＴｅを用いたとこ
ろをへ１八ｓＳｂで置き換えればよい、たとえば、Ａｌ
Ａｓ０．０８６ ０．９１４で２ｎＴｅを置き換え、
同様な工程ｂ を行うことで相補型５ＩＳＦＥＴ集積回路装置を作製で
きる。
ついて説明したが、ＧａＳｂ／ＡｌＡｓＳｂヘテロ構造
の場合は、以上の作製法において１ｎＴｅを用いたとこ
ろをへ１八ｓＳｂで置き換えればよい、たとえば、Ａｌ
Ａｓ０．０８６ ０．９１４で２ｎＴｅを置き換え、
同様な工程ｂ を行うことで相補型５ＩＳＦＥＴ集積回路装置を作製で
きる。
また、ゲート電極として半導体以外の導電体を用いた絶
縁ゲート電界効果トランジスタとすることもできる。
縁ゲート電界効果トランジスタとすることもできる。
第５図に本発明の他の実施例による相補型５ＩＳＦＥＴ
集積回路装置を示す、第４図（ｇ）に示した集積回路装
置は基板の上面が高低差を有するが、適当な再成長法を
用いれば第５図の構造のように基板の上面を同一レベル
とすることができる。
集積回路装置を示す、第４図（ｇ）に示した集積回路装
置は基板の上面が高低差を有するが、適当な再成長法を
用いれば第５図の構造のように基板の上面を同一レベル
とすることができる。
半絶縁性ＧａＳｂ基板４１の上にノンドーグのＧａＳｂ
層４２層成２しである。ノンドープＧａＳｂ層４２のｎ
型Ｓ Ｉ ５ＦＥＴを作る表面部分にはｎ＋ソース／ド
レイン領域４４ａ、４４ｂ、ｐ型Ｓ Ｉ ５ＦＥＴを作
る表面部分にはｐ＋＋ソース／ドレイン領域４６ａ、４
６ｂを形成しである。ＧａＳｂ層４２層成２上にはＺｎ
Ｔｅまなは八１＾ｓＳｂのゲート絶縁層４７が形成され
、ＧａＳｂ／ＺｎＴｅヘテロ構造またはＧａＳｂ／Ａｌ
ＡｓＳｂヘテロ構造を構成する。ｎ十型ＧａＳｂ領域４
８がｎ型５ＩＳＦＥＴのゲート電極を形成し、ｐ＋型Ｇ
ａＳｂ領域４９がｐ型Ｓ Ｉ ５ＦＥＴのゲート電極を
形成する。
層４２層成２しである。ノンドープＧａＳｂ層４２のｎ
型Ｓ Ｉ ５ＦＥＴを作る表面部分にはｎ＋ソース／ド
レイン領域４４ａ、４４ｂ、ｐ型Ｓ Ｉ ５ＦＥＴを作
る表面部分にはｐ＋＋ソース／ドレイン領域４６ａ、４
６ｂを形成しである。ＧａＳｂ層４２層成２上にはＺｎ
Ｔｅまなは八１＾ｓＳｂのゲート絶縁層４７が形成され
、ＧａＳｂ／ＺｎＴｅヘテロ構造またはＧａＳｂ／Ａｌ
ＡｓＳｂヘテロ構造を構成する。ｎ十型ＧａＳｂ領域４
８がｎ型５ＩＳＦＥＴのゲート電極を形成し、ｐ＋型Ｇ
ａＳｂ領域４９がｐ型Ｓ Ｉ ５ＦＥＴのゲート電極を
形成する。
幾つかの実施例を上げて本発明を説明したが、本発明が
これらに限定されるものでないことは当業者に自明であ
ろう、たとえば、基板としてＧａＳｂ以外の結晶、たと
えば他の物質の歪み超格子、を用いることも可能である
。
これらに限定されるものでないことは当業者に自明であ
ろう、たとえば、基板としてＧａＳｂ以外の結晶、たと
えば他の物質の歪み超格子、を用いることも可能である
。
［発明の効果］
ゲートリーク電流が少なく、かつ動作速度特性の優れた
絶縁ゲート電界効果トランジスタを得ることができる。
絶縁ゲート電界効果トランジスタを得ることができる。
特にｐチャネル絶縁ゲート電界効果トランジスタとして
優れた特性が得られる。
優れた特性が得られる。
またこの様な絶縁ゲート電界効果トランジスタを用いた
優れた相補型集積回路装置が得られる。
優れた相補型集積回路装置が得られる。
第１図（ａ）、（ｂ）は本発明の原理図、第２図は本発
明の基本実施例による。？ｎＴｅ／ ＧａＳｂへテロ構
造を用いた相補型Ｓ Ｉ ５ＦＥＴを説明するためのバ
ンド図、 第３図は本発明の他の基本実施例による＾ｌＡｓＳｂ／
ＧａＳｂヘテロ楕遣を構造た相補型５ＩＳＦＥＴを説
明するためのバンド図、 第４図（ａ）〜（ｇ）は本発明の実施例による２ｎＴｅ
／ ＧａＳｂヘテＯＭ造を用いた相補型５ＩＳＦＥＴ集
積回路装置の作製例を説明するための半導体構造の概略
断面図、 第５図は本発明の他の実施例による相補型５ＩＳＦＥＴ
集積回路装置を示す概略断面図、第６図は従来例の相補
型Ｓ Ｉ ５ＦＥＴ集積装置の構造を示す概略斜視図で
ある。 ３ （３ａ、 ３ｂ） ５ （５ａ、 ５ｂ） １２、 １５． １７ １３、 １６． １８ １４ （１４ａ） １９ （１９ａ） ２１、 ２２ ２５、 ２６ ゲート絶縁層 ゲート電極 ２次元キャリアガス ＧａＳｂ基板 ノンドープＧａＳｂ領域 ノンドープ２ｎＴｅ領域 ｐ型ＧａＳｂ領域 ｎ型ＧａＳｂ領域 ｎ型ソース／ドレイン領域 ρ型ソース／ドレイン領域 ｌ−，１ 図において、 １ （ｌａ、 ｌｂ） Ｇａｒｂチャネル領域２
（＝２ ａ 、 ２ ｂ）ＺｎＴｅまたはＡｌＡｓＳｂ
の（ａ） ｎチャネル （ｂ） ｐチャネル ｎ−５ＩＳＦＥＴ ｐ−５Ｉ ５Ｆ
ＥＴ本発明の実施例によるＣ−３ＩＳＦＥＴ第２図 第１図 ａ ２ａ ａ ｎ−５ＩＳＦＥＴ ｐ−５ＩＳＦＥＴ 本発明の他の実施例によるＣ−８ＩＳＦＥＴ第３図 ｎ−５ＩＳＦＥＴ 第４図 ４７−−− ＺｎＴｅ ｋういはＡｌＡｓＳｂ本発明の
他の実施例 第５図 第 図
明の基本実施例による。？ｎＴｅ／ ＧａＳｂへテロ構
造を用いた相補型Ｓ Ｉ ５ＦＥＴを説明するためのバ
ンド図、 第３図は本発明の他の基本実施例による＾ｌＡｓＳｂ／
ＧａＳｂヘテロ楕遣を構造た相補型５ＩＳＦＥＴを説
明するためのバンド図、 第４図（ａ）〜（ｇ）は本発明の実施例による２ｎＴｅ
／ ＧａＳｂヘテＯＭ造を用いた相補型５ＩＳＦＥＴ集
積回路装置の作製例を説明するための半導体構造の概略
断面図、 第５図は本発明の他の実施例による相補型５ＩＳＦＥＴ
集積回路装置を示す概略断面図、第６図は従来例の相補
型Ｓ Ｉ ５ＦＥＴ集積装置の構造を示す概略斜視図で
ある。 ３ （３ａ、 ３ｂ） ５ （５ａ、 ５ｂ） １２、 １５． １７ １３、 １６． １８ １４ （１４ａ） １９ （１９ａ） ２１、 ２２ ２５、 ２６ ゲート絶縁層 ゲート電極 ２次元キャリアガス ＧａＳｂ基板 ノンドープＧａＳｂ領域 ノンドープ２ｎＴｅ領域 ｐ型ＧａＳｂ領域 ｎ型ＧａＳｂ領域 ｎ型ソース／ドレイン領域 ρ型ソース／ドレイン領域 ｌ−，１ 図において、 １ （ｌａ、 ｌｂ） Ｇａｒｂチャネル領域２
（＝２ ａ 、 ２ ｂ）ＺｎＴｅまたはＡｌＡｓＳｂ
の（ａ） ｎチャネル （ｂ） ｐチャネル ｎ−５ＩＳＦＥＴ ｐ−５Ｉ ５Ｆ
ＥＴ本発明の実施例によるＣ−３ＩＳＦＥＴ第２図 第１図 ａ ２ａ ａ ｎ−５ＩＳＦＥＴ ｐ−５ＩＳＦＥＴ 本発明の他の実施例によるＣ−８ＩＳＦＥＴ第３図 ｎ−５ＩＳＦＥＴ 第４図 ４７−−− ＺｎＴｅ ｋういはＡｌＡｓＳｂ本発明の
他の実施例 第５図 第 図
Claims (2)
- （１）、ＧａＳｂにより構成されたチャネル領域（１）
と、該チャネル領域上に形成され、ＺｎＴｅまたはＡｌ
ＡｓＳｂにより構成されたゲート絶縁層（２）とを含む
ヘテロ構造を有することを特徴とする絶縁ゲート電界効
果トランジスタ。 - （２）、請求項１記載の絶縁ゲート電界効果トランジス
タでチャネル（１ｂ）の導電型がｐ型であるｐチャネル
絶縁ゲート電界効果トランジスタと請求項１記載の絶縁
ゲート電界効果トランジスタでチャネル（１ａ）の導電
型がｎ型であるｎチャネル絶縁ゲート電界効果トランジ
スタとを有することを特徴とする相補型絶縁ゲート電界
効果トランジスタ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264614A JPH02111073A (ja) | 1988-10-20 | 1988-10-20 | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264614A JPH02111073A (ja) | 1988-10-20 | 1988-10-20 | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02111073A true JPH02111073A (ja) | 1990-04-24 |
Family
ID=17405774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63264614A Pending JPH02111073A (ja) | 1988-10-20 | 1988-10-20 | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02111073A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6054729A (en) * | 1996-10-11 | 2000-04-25 | Trw Inc. | Gallium antimonide complementary HFET |
| JP2001093987A (ja) * | 1999-07-29 | 2001-04-06 | Stmicroelectronics Inc | Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路 |
| WO2002001641A1 (en) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2004282091A (ja) * | 2000-06-27 | 2004-10-07 | Matsushita Electric Ind Co Ltd | 半導体デバイス |
| JP2013207020A (ja) * | 2012-03-28 | 2013-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119671A (ja) * | 1982-01-09 | 1983-07-16 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
-
1988
- 1988-10-20 JP JP63264614A patent/JPH02111073A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119671A (ja) * | 1982-01-09 | 1983-07-16 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6054729A (en) * | 1996-10-11 | 2000-04-25 | Trw Inc. | Gallium antimonide complementary HFET |
| JP2001093987A (ja) * | 1999-07-29 | 2001-04-06 | Stmicroelectronics Inc | Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路 |
| WO2002001641A1 (en) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6674131B2 (en) | 2000-06-27 | 2004-01-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor power device for high-temperature applications |
| JP2004282091A (ja) * | 2000-06-27 | 2004-10-07 | Matsushita Electric Ind Co Ltd | 半導体デバイス |
| JP2013207020A (ja) * | 2012-03-28 | 2013-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
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