JPS6367342B2 - - Google Patents
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- Publication number
- JPS6367342B2 JPS6367342B2 JP58045311A JP4531183A JPS6367342B2 JP S6367342 B2 JPS6367342 B2 JP S6367342B2 JP 58045311 A JP58045311 A JP 58045311A JP 4531183 A JP4531183 A JP 4531183A JP S6367342 B2 JPS6367342 B2 JP S6367342B2
- Authority
- JP
- Japan
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- normally
- forming
- semiconductor layer
- type
- layer
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明は、選択ドーピングしたヘテロ界面に
できる２次元電子ガスを利用する半導体装置の製
造方法に関するものである。
できる２次元電子ガスを利用する半導体装置の製
造方法に関するものである。
（従来技術）
GaAsとGaAlAs、InPとInGaAsなどの禁制帯
幅が異り、平坦なヘテロ界面を形成できる２種の
半導体において、禁制帯幅の大きい方にのみ選択
的にドナ不純物を添加して、他方を高純度結晶と
したヘテロ界面を形成すると、そのヘテロ界面の
禁制帯幅の小さい高純度結晶側に他方の電子が移
動して２次元電子ガスを形成し、この電子はイオ
ン化した不純物散乱を受けにくくなるために特に
低温において高移動度を示すことが知られてい
る。GaAsとGaAlAsの場合はGaAlAsにのみ、
またInPとInGaAsの場合はInPにのみドナ不純物
を添加すれば、そのヘテロ界面に２次元電子ガス
が形成される。
幅が異り、平坦なヘテロ界面を形成できる２種の
半導体において、禁制帯幅の大きい方にのみ選択
的にドナ不純物を添加して、他方を高純度結晶と
したヘテロ界面を形成すると、そのヘテロ界面の
禁制帯幅の小さい高純度結晶側に他方の電子が移
動して２次元電子ガスを形成し、この電子はイオ
ン化した不純物散乱を受けにくくなるために特に
低温において高移動度を示すことが知られてい
る。GaAsとGaAlAsの場合はGaAlAsにのみ、
またInPとInGaAsの場合はInPにのみドナ不純物
を添加すれば、そのヘテロ界面に２次元電子ガス
が形成される。
この高移動度の２次元電子ガスを用いたFET、
それを集積化した集積回路がGaAs、GaAlAs系
を中心に試作されているが、低消費電力・高速度
の集積回路を製作するには、同一基板上にノーマ
リオフ型のFETとノーマリオン型のFETを製作
する必要がある。これを実現するために第１図に
示すような方法が行われている。
それを集積化した集積回路がGaAs、GaAlAs系
を中心に試作されているが、低消費電力・高速度
の集積回路を製作するには、同一基板上にノーマ
リオフ型のFETとノーマリオン型のFETを製作
する必要がある。これを実現するために第１図に
示すような方法が行われている。
まず、半絶縁性GaAs基板１上に分子ビームエ
ピタキシヤル成長法などによつて何も添加しない
高純度GaAs層２、その上にｎ型のGaAlAs層３、
ｎ型のGaAs層４を成長させ、GaAs層２と
GaAlAs層３の界面に２次元電子ガス層５を形成
する。
ピタキシヤル成長法などによつて何も添加しない
高純度GaAs層２、その上にｎ型のGaAlAs層３、
ｎ型のGaAs層４を成長させ、GaAs層２と
GaAlAs層３の界面に２次元電子ガス層５を形成
する。
これを用いてノーマリオフ型のFETを製作す
るには、第１図ａに示すように、表面のｎ型
GaAs層４を、シヨツトキゲート金属６を形成す
る部分だけ取り除き、そこにシヨツトキゲート金
属６を形成し、さらにオーミツク電極のソース電
極７、ドレイン電極８を形成する。
るには、第１図ａに示すように、表面のｎ型
GaAs層４を、シヨツトキゲート金属６を形成す
る部分だけ取り除き、そこにシヨツトキゲート金
属６を形成し、さらにオーミツク電極のソース電
極７、ドレイン電極８を形成する。
このような構成とすれば、いま、ｎ型の
GaAlAs層３の厚みを薄くしておけば、ゲート金
属６とGaAlAs層３のシヨツトキ障壁の高さのみ
でゲート下の２次元電子ガスまで空乏層が延び
て、ゲートに正電位を加えなければドレイン電極
８とソース電極７の間に電流は流れず、ノーマリ
オフ型のFETとなる。
GaAlAs層３の厚みを薄くしておけば、ゲート金
属６とGaAlAs層３のシヨツトキ障壁の高さのみ
でゲート下の２次元電子ガスまで空乏層が延び
て、ゲートに正電位を加えなければドレイン電極
８とソース電極７の間に電流は流れず、ノーマリ
オフ型のFETとなる。
一方、ノーマリオン型のFETを作るには、第
１図ｂに示すように、同じ基板上のｎ型GaAs層
４をエツチングしないでその上にシヨツトキゲー
ト金属６′を形成する。すると、ｎ型GaAs層４
のためにシヨツトキ障壁の高さのみでは空乏層が
２次元電子ガスまで延びず、ゲートに正電位を加
えなくてもドレイン電極８′、ソース電極７′間に
電流が流れるノーマリオン型のFETができる。
１図ｂに示すように、同じ基板上のｎ型GaAs層
４をエツチングしないでその上にシヨツトキゲー
ト金属６′を形成する。すると、ｎ型GaAs層４
のためにシヨツトキ障壁の高さのみでは空乏層が
２次元電子ガスまで延びず、ゲートに正電位を加
えなくてもドレイン電極８′、ソース電極７′間に
電流が流れるノーマリオン型のFETができる。
なお、第１図ａおよびｂにおいて、９，９′は
絶縁体からなる表面保護膜である。
絶縁体からなる表面保護膜である。
しかしながら、上記のような方法によると、
GaAs層４の精密な選択エツチングが必要であ
り、また完全なプレーナ構造でないことなどの問
題点があつた。
GaAs層４の精密な選択エツチングが必要であ
り、また完全なプレーナ構造でないことなどの問
題点があつた。
（発明の目的）
この発明は上記の点に鑑みなされたもので、２
次元電子ガスを利用するノーマリオフ、ノーマリ
オン型のFETを同一基板上に容易に、かつ完全
プレーナ構造で製作することができる半導体装置
の製造方法を提供することを目的とする。
次元電子ガスを利用するノーマリオフ、ノーマリ
オン型のFETを同一基板上に容易に、かつ完全
プレーナ構造で製作することができる半導体装置
の製造方法を提供することを目的とする。
（実施例）
以下この発明の一実施例を図面を参照して説明
する。第２図はこの発明の一実施例を示し、ａは
ノーマリオフ型、ｂはノーマリオン型のFETを
示す図である。これらの図に示すように、半絶縁
性GaAs基板１０上に分子ビームエピタキシヤル
成長法などにより高純度のGaAs層１１、ｎ型
GaAlAs層１２を成長させ、GaAs層１１と
GaAlAs層１２の界面に２次元電子ガス層１３を
形成する。その場合、ｎ型のGaAlAs層１２のド
ナ濃度および厚みを、金属とのシヨツトキ接合の
障壁高さのみでは２次元電子ガスを空乏化してし
まわない値に選ぶ必要がある。
する。第２図はこの発明の一実施例を示し、ａは
ノーマリオフ型、ｂはノーマリオン型のFETを
示す図である。これらの図に示すように、半絶縁
性GaAs基板１０上に分子ビームエピタキシヤル
成長法などにより高純度のGaAs層１１、ｎ型
GaAlAs層１２を成長させ、GaAs層１１と
GaAlAs層１２の界面に２次元電子ガス層１３を
形成する。その場合、ｎ型のGaAlAs層１２のド
ナ濃度および厚みを、金属とのシヨツトキ接合の
障壁高さのみでは２次元電子ガスを空乏化してし
まわない値に選ぶ必要がある。
これを用いてノーマリオフ型のFETを製作す
るには、第２図ａに示すように、ゲート部分の
GaAlAs層１２中に、ZnまたはBeのイオン打込
みなどでＰ型の領域１４を形成して、PN接合に
よるゲートをつくる。この時のＰ型の領域１４の
深さは、このPN接合の障壁の高さで２次元電子
ガスを完全に空乏化できる深さにする必要があ
る。そして、その上（Ｐ型の領域１４上）にゲー
ト金属１５、このゲート金属１５の両側のｎ型
GaAlAs層１２上に、オーミツク電極のソース電
極１６およびドレイン電極１７を形成することに
より、ノーマリオフ型のFETを製作する。
るには、第２図ａに示すように、ゲート部分の
GaAlAs層１２中に、ZnまたはBeのイオン打込
みなどでＰ型の領域１４を形成して、PN接合に
よるゲートをつくる。この時のＰ型の領域１４の
深さは、このPN接合の障壁の高さで２次元電子
ガスを完全に空乏化できる深さにする必要があ
る。そして、その上（Ｐ型の領域１４上）にゲー
ト金属１５、このゲート金属１５の両側のｎ型
GaAlAs層１２上に、オーミツク電極のソース電
極１６およびドレイン電極１７を形成することに
より、ノーマリオフ型のFETを製作する。
一方、ノーマリオン型のFETを製作するには、
第２図ｂに示すごとく、前記エピタキシヤル成長
した結晶上に（ｎ型GaAlAs層１２上に）直接シ
ヨツトキゲート金属１５′およびソース電極１
６′、ドレイン電極１７′のオーミツク電極を形成
する。
第２図ｂに示すごとく、前記エピタキシヤル成長
した結晶上に（ｎ型GaAlAs層１２上に）直接シ
ヨツトキゲート金属１５′およびソース電極１
６′、ドレイン電極１７′のオーミツク電極を形成
する。
なお、第２図ａおよびｂにおいて、１８，１
８′は絶縁体からなる表面保護膜である。
８′は絶縁体からなる表面保護膜である。
以上説明したように一実施例では、同一基板上
にノーマリオフ、ノーマリオン型のFETを製作
できるので、２次元電子ガスの高移動度性を生か
した低消費電力の半導体装置、たとえばデイジタ
ル集積回路を容易に製作することができる。ま
た、PN接合の深さを制御することにより、ノー
マリオフ型のFETのしきい値電圧を制御するこ
とができる。さらに、精密な制御を必要とするエ
ツチングはなく、しかも完全なプレーナ構造で製
作できるので、プロセス上も有利である。
にノーマリオフ、ノーマリオン型のFETを製作
できるので、２次元電子ガスの高移動度性を生か
した低消費電力の半導体装置、たとえばデイジタ
ル集積回路を容易に製作することができる。ま
た、PN接合の深さを制御することにより、ノー
マリオフ型のFETのしきい値電圧を制御するこ
とができる。さらに、精密な制御を必要とするエ
ツチングはなく、しかも完全なプレーナ構造で製
作できるので、プロセス上も有利である。
なお、上記一実施例はｎ型GaAlAs層が高純度
GaAs層の上にある場合について説明したが、こ
の逆にｎ型GaAlAs層の上に高純度GaAs層を成
長させて、そのヘテロ界面のGaAs側に２次元電
子ガス層を形成させる場合にも一実施例と同様に
シヨツトキ接合ゲートによつてノーマリオン型の
FETを、またPN接合ゲートによつてノーマリオ
フ型のFETをプレーナ構造で製作することがで
きる。
GaAs層の上にある場合について説明したが、こ
の逆にｎ型GaAlAs層の上に高純度GaAs層を成
長させて、そのヘテロ界面のGaAs側に２次元電
子ガス層を形成させる場合にも一実施例と同様に
シヨツトキ接合ゲートによつてノーマリオン型の
FETを、またPN接合ゲートによつてノーマリオ
フ型のFETをプレーナ構造で製作することがで
きる。
また、以上はGaAs、GaAlAs系について説明
したが、他の材料についても同様である。
したが、他の材料についても同様である。
（発明の効果）
以上詳述したようにこの発明の方法によれば、
シヨツトキ接合ゲートとPN接合ゲートを用いて
同一基板上にノーマリオン型とノーマリオフ型の
FETを製作するから、２次元電子ガスを利用す
るノーマリオン、ノーマリオフ型の高性能な
FETを同一基板上に容易に製作することができ
る。
シヨツトキ接合ゲートとPN接合ゲートを用いて
同一基板上にノーマリオン型とノーマリオフ型の
FETを製作するから、２次元電子ガスを利用す
るノーマリオン、ノーマリオフ型の高性能な
FETを同一基板上に容易に製作することができ
る。
第１図は２次元電子ガスを利用したノーマリオ
ン、ノーマリオフ型のFETを同一基板上に製作
する従来の方法を示す断面図、第２図はこの発明
の半導体装置の製造方法の一実施例を示す断面図
である。 １１…高純度のGaAs層、１２…ｎ型GaAlAs
層、１３…２次元電子ガス層、１４…Ｐ型の領
域、１５…ゲート金属、１５′…シツトキゲート
金属、１６，１６′…ソース電極、１７，１７′…
ドレイン電極。
ン、ノーマリオフ型のFETを同一基板上に製作
する従来の方法を示す断面図、第２図はこの発明
の半導体装置の製造方法の一実施例を示す断面図
である。 １１…高純度のGaAs層、１２…ｎ型GaAlAs
層、１３…２次元電子ガス層、１４…Ｐ型の領
域、１５…ゲート金属、１５′…シツトキゲート
金属、１６，１６′…ソース電極、１７，１７′…
ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性半導体基板上に高純度の第１の半導
体層を形成する工程、 上記第１半導体層上に、上記第１半導体層より
も禁制帯幅が大きく、ドナ不純物が添加された第
２半導体層を形成する工程、 上記第２半導体層の所定領域にアクセプタ不純
物を導入し、PN接合の障壁高さで該所定領域下
の２次元電子ガスを空乏化できる深さまで、Ｐ型
領域を形成する工程、 上記Ｐ型領域上にゲート電極を形成し、該Ｐ型
領域をはさむ第２半導体層上にソース電極及びド
レイン電極を形成し、ノーマリオフ型のFETを
製作する工程、 上記第２半導体層上に直接シヨツトキゲート電
極と、ソース電極及びドレイン電極を形成し、ノ
ーマリオン型のFETを製作する工程、 を備えてなることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045311A JPS59172272A (ja) | 1983-03-19 | 1983-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045311A JPS59172272A (ja) | 1983-03-19 | 1983-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172272A JPS59172272A (ja) | 1984-09-28 |
| JPS6367342B2 true JPS6367342B2 (ja) | 1988-12-26 |
Family
ID=12715760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045311A Granted JPS59172272A (ja) | 1983-03-19 | 1983-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200149A (ja) * | 2008-02-20 | 2009-09-03 | Sanken Electric Co Ltd | 半導体スイッチング装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2655594B2 (ja) * | 1984-01-10 | 1997-09-24 | 日本電気株式会社 | 集積型半導体装置 |
| JP4507285B2 (ja) * | 1998-09-18 | 2010-07-21 | ソニー株式会社 | 半導体装置及びその製造方法 |
-
1983
- 1983-03-19 JP JP58045311A patent/JPS59172272A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200149A (ja) * | 2008-02-20 | 2009-09-03 | Sanken Electric Co Ltd | 半導体スイッチング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59172272A (ja) | 1984-09-28 |
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