JPH01284955A - インターバルタイマ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ダイレクトメモリアクセスコントローラの機能を用いた
インターバルタイマに関し、 システムの僅少な変更の下での可変のインターバルの提
供を目的とし、 制御部からの起動信号で起動されるダイレクトメモリア
クセスコントローラを有し、メモリと他の装置との間で
ハスを介して転送単位のデータを転送する際に、前記ダ
イレクトメモリアクセスコントローラから転送制御信号
を送出するシステムにおいて、インターバル設定起動信
号を保持する信号保持部と、制御部のインターバル設定
起動信号出力と前記信号保持部の出力とに接続され、出
力を前記ダイレク１−メモリアクセスコントローラの起
動入力に接続したオア回路と、前記転送制御信号を前記
信号保持部の出力信号で禁止する禁止回路とを設け、前
記制御部によってインターバル設定起動信号を前記信号
保持部に保持させるように構成した。

（産業上の利用分野〕 本発明は、ダイレクトメモリアクセスコントローラの機
能を用いたインターバルタイマに関する。

伝送システム等においては、そのデータ伝送において各
種のインターバルタイマを用意しておくことが必要にな
る。例えば、ファクシミリでの送受信タイムアウト処理
である。そして、このようなファクシミリ等におけるタ
イムアウトは、常に一定時間であるとは限らない。従っ
て、インターバルタイマの可変的な設定が必要になる場
合がある。

〔従来の技術］ 従来システムにおいて用いられている／）−ドウエアタ
イマは、通例そのインターバルが固定のものである。又
、インターバルを変更したいという要求を満たすために
インターバルが設定可能なものもある。

〔発明が解決しようとする課題］ システムにおいて、新たに細かなインターバルを通知し
てくれるインターバルタイマをインターバル固定のバー
１′ウエアタイマでシステムに設けようとすると、ハー
ドウェアの追加をしなければならない。その数が多くな
ると、その物量の増加となるばかりでなく、それに伴っ
てシステム的な変更も必要になる場合がある。又、コス
ト的にも不利である。

又、インターバル変更可能なものは、高価であり、コス
トの面からシステム構成上において問題が生ずる場合が
ある。

本発明は、斯かる技術的課題に鑑みて創作されたもので
、システムの僅かな変更で可変のインターバルを提供し
得るインターバルタイマを提供することをその目的とす
る。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図を示す。この回におい
て、ダイレクトメモリアクセスコントローラ５、メモリ
６、パス８及び他の装置１０はメモリ６、他の装置１０
との間のデータの直接転送機能を有するディジタル処理
システムに装備されているものである。又、制御部２も
インターバル設定起動信号をも出力し得る点を除けば、
従来のものと変わるところはない。これら構成要素を含
む従来システムに、インターバル設定起動信号を保持す
る信号保持部１２と、制御部２のインターバル設定起動
信号出力と信号保持部１２の出力とに接続され、ダイレ
クトメモリアクセスコントローラ５の起動入力に接続さ
れたオア回路１４と、ダイレクトメモリアクセスコント
ローラ５の転送制御信号を信号保持部１２の出力信号で
禁止する禁止回路１６とを設け、制御部２によってイン
ターバル設定起動信号を信号保持部１２に保持させるよ
うにして本発明は構成されている。なお、ＲＱは起動さ
れたダイレクトメモリアクセスコントローラ５から制御
部２への動作開始可否の間合せ信号であり、ＡＣＫはそ
の間合せに対する動作開始可の応答信号である。ＤＥＮ
Ｄは転送完了記号である。

〔作　用］ 制御部２から通常の起動信号がオア回路１４を介してダ
イレクトメモリアクセスコントローラ５に対し与えられ
てメモリ６と他の装置１０との間でバス８を介して行な
われる転送単位毎のデータ転送は、従来と何ら変わると
ころはない。そのデータ転送の際に転送制御信号がダイ
レクトメモリアクセスコントローラ５から転送先へ送ら
れる。

制御部２がインターバル設定起動信号を出力すると、そ
の信号は信号保持部１２に保持され、そしてダイレクト
メモリアクセスコントローラ５の起動を生せしめる一方
、インターバル設定起動信号は転送制御信号の出力禁止
のために禁止回路１６の禁止入力に印加される。

従って、受信側装置へのデータの取込みなしにメモリ６
と他の装置１０との間のデータ転送は生ぜしめられる。

そのデータ転送のためのインターバルをシステムで必要
なインターバルとして利用する。

そのインターバルは上述転送単位の数をＤＭＡ転送の開
始に際して与えることによって任意に設定することがで
きる。

（実施例〕 第２図は本発明の一実施例を示す。この実施例はファク
シミリ装置におけるデータ伝送システムでの実施例を示
す。この図において、２１はマイクロプロセッサユニッ
ト（以下、ＭＰＵと略称する。）、２２は制御信号をセ
ットするレジスタである。このレジスタ２２はＭＰＵ２
１における命令の実行に用いられるファームウェアによ
ってその各ピント位置に各別の制御信号がセットされる
。

ファームウェア（プログラム）はＲＯＭ２４にある。そ
れらの制御信号は、通常のＤＭＡ転送起動のための起動
信号ＳＴＡ及びインターバル設定起動信号ＴＩＭである
。又、レジスタ２２は後述ダイレクトメモリアクセスコ
ントローラ（以下、ＤＭＡＣと略称する。）５からのＤ
ＥＮＤ信号をセントしてＤＭＡ転送の終了をファームウ
ェアに知らせるのに用いられる。

レジスタ２２の起動信号ＳＴＡのＳＴＡピント位置及び
インターバル設定起動信号ＴＩＭのＴ［Ｍビット位置（
第１図の信号保持部１２対応）の各出力はオア回路１４
を介してクロック発生器３１へ接続されている。クロッ
ク発生器３１の出力はＤＭＡＣ５のクロック信号（ＣＩ
、Ｋ）へ与えられる。クロック発生器３１はＤ　Ｍ　Ａ
　Ｃ５内に設りられる構成であってもよい。

ＤＭＡＣ５の構成は第３図に示すように、ＣＬＫコント
ローラ５ａ、ＲＱコントローラ５ｂ、バスコントローラ
５ｃ、データパスバンファ５ｄ。

転送先頭アドレスレジスタ５ｅ（メモリのアドレス空間
が２バイトのアドレスとすると、転送先頭アドレスは２
バイトで構成される。）、バイト数レジスタ５「、アド
レスカウンタ５ｇ、アドレスラッチ５ｈ、上位アドレス
バッファ５ｕ及び下位アドレスカンタァ５１（上位アド
レスカンタァ５Ｕは２バイトアドレスの上位１バイトの
ためのもので、下位アドレスバッファ５Ｎは２バイトア
ドレスの下位１バイトのためのものである。）、バイト
カウンタ５１及びＤＭＡ終了コントローラ５ｊから成り
、クロック発生器３１からのクロック信号はＣＬＫコン
トローラ５ａへ入力される。ＲＱコントローラ５ｂがＭ
ＰＵ２１に対しＲＱ倍信号送出し、それに対する応答と
してのＡＣＫ信号を受信する。ＤＭＡ終了コントローラ
５ｊは転送単位、例えば１バイトの転送毎にその１バイ
トを１バイトバス８を介して入出力機器（ＡＤＬＣ）１
０ａ（第１図の他の装置１０の例）に取り込ませるため
のＯＫ倍信号転送制御信号）を送出し、転送バイト数の
転送終了時に上述のＤＥＮＤ信号を送出する。

ＯＫ倍信号クロック発生器３１の制御入力及びアンドゲ
ート１６ａの一方の入力へ与えられる。

アンドゲート１６ａの他方の入力には、インバータ１６
ｂを経た信号ＴＩＭが与えられる。アンドゲート１６ａ
及びインバータ１６ｂが第１図の禁止回路１６に対応す
る。アンドゲート１６ａの出力は、入出力機２’Ａ　１
０　ａへ接続されている。

上述構成システムにおけるタイマの動作を説明する。

このシステムにおいて、通常のＤＭＡ転送が行なわれる
場合には、レジスタ２２のＳＴＡビット位置にファーム
ウェアによって“°ビ′の信号がセットされてＤＭＡＣ
５を起動する。その際に、ファームウェアがバス８を介
してＤＭＡＣ５の転送先頭アドレスレジスタ５ｅに転送
先頭アドレスを、又バイト数レジスタ５ｆに転送バイト
数をセットする。その転送先頭アドレス（２バイトから
成るアドレス）でメモリ６をアクセスしてその１バイト
データを読み出し、バス８を介して入出力機器１０ａへ
向けて送出する。その送出時にＤＭＡ終了コントローラ
５ｊからＯＫ倍信号出力される。

そのＯＫ倍信号アンドゲート１６ａを経て入出力機器１
０ａへ与えられる。入出力機器１０ａはＯＫ倍信号応答
してバスＢ上の１バイトデータを取り込む。この転送時
に、ハイドカウンタ５１はバイト数レジスタ５ｆの値を
１だけ減算する。この転送終了に先立って、メモリ６か
ら読み出されたｌハイドデータの次の１ハイドデータの
ためのアドレスが１だけのアドレス更新（カウントダウ
ン）によりアドレスカウンタ５ｇから出力され、アドレ
スランチ５ｈに保持されている。その保持されている２
バイトアドレスが上述の最初の１バイトデータの転送の
場合と同様、上述次の１バイトデータ転送に用いられる
。以下、同様の動作が繰り返され、ハイ１−カウンタ５
１の出力が“０′”になったとき、上述の如くして開始
されたＤＭＡ転送は終了となり、その終了時にＤＭＡ終
了コントローラ５ｊからＤＥＮＤ信号が出力され、その
信号がレジスタ２２のＤＥＮＤビット位置にセットされ
ファームウェアにＤＭＡ転送終了が通知される。

上述のような通常のＤＭＡ転送が行なわれていないとき
に、ファームウェア内の成るタイマ監視モジュールによ
ってレジスタ２２のＴＩＭビット位置に“１°“の信号
がセットされ、クロック発生器３１を介してＤＭＡＣ５
が起動される。この起動と共に、ＤＭＡＣ５内の転送先
頭アドレスレジスタ５ｅ及びバイト数レジスタ５ｆに、
夫々転送先頭アドレス及びバイト数がセットされる。

このセットにより、通常のＤＭＡ転送の場合と同様、メ
モリ６からの１ハ゛イトデータずつのＤＭＡ転送が生ぜ
しめられる。その転送に際してＯＫ倍信号出力される。

しかしながら、“１゛′のＴＩＭ信号がインハーク１６
ｂを介してアンドゲート１６ａへ与えられているので、
ＯＫ倍信号、通常のＤＭＡ転送の場合のように入出力機
器１０ａへ与えられず、メモリ６からバス８へ送出され
る１バイトデータは空送りとなる。

そして、バイト数だけの空送り終了時に、通常のＤＭＡ
転送と同様、ＤＭＡ終了コントローラ５ｊからＤＥＮＤ
信号が出力され、レジスタ２２を介してタイマ監視モジ
ュールによってその受領時刻が認識される。

上述のＴＩＭ信号の送出時刻からＤＥＮＤ信号の受領時
刻までの時間をシステムで必要とするインターバルとし
て使うことができる。その時間は、上述のところから明
らかなようにバイト数を変えることによって任意に選ぶ
ことができる。

〔発明の効果〕

以上述べたように本発明によれば、僅かな変更のみでシ
ステムに既設のＤＭＡ機能を利用してインターバルを任
意に設定し得るインターバルタイマをそのシステムに構
築することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図はＤＭＡＣの構成図である。 第１図及び第２図において、 ２は制御部（ＭＰＵ２１．ＲＯＭ２４．バス８゜レジス
タ２２）、 ５はダイレクトメモリアクセスコントローラ（ＤＭＡＣ
）、 ６はメモリ、 １０は他の装置（入出力機器１０ａ）、１２は信号保持
部（レジスタ２２のＴＩＭビット位置）、 １４はオア回路、 １６は禁止回路（アンドゲート１６ａ、　インバータ１
６ｂ）である。

Claims (1)

【特許請求の範囲】
1. （１）制御部（２）からの起動信号で起動されるダイレ
   クトメモリアクセスコントローラ（５）を有し、メモリ
   （６）と他の装置（１０）との間でバス（８）を介して
   転送単位のデータを転送する際に、前記ダイレクトメモ
   リアクセスコントローラ（５）から転送制御信号を送出
   するシステムにおいて、 インターバル設定起動信号を保持する信号保持部（１２
   ）と、 制御部（２）のインターバル設定起動信号出力と前記信
   号保持部（１２）の出力とに接続され、出力を前記ダイ
   レクトメモリアクセスコントローラ（５）の起動入力に
   接続したオア回路（１４）と、 前記転送制御信号を前記信号保持部（１２）の出力信号
   で禁止する禁止回路（１６）とを設け、前記制御部（２
   ）によってインターバル設定起動信号を前記信号保持部
   （１２）に保持させるようにしたことを特徴とするイン
   ターバルタイマ。