JPH01284959A - 共通メモリアクセス方式 - Google Patents
共通メモリアクセス方式Info
- Publication number
- JPH01284959A JPH01284959A JP11583588A JP11583588A JPH01284959A JP H01284959 A JPH01284959 A JP H01284959A JP 11583588 A JP11583588 A JP 11583588A JP 11583588 A JP11583588 A JP 11583588A JP H01284959 A JPH01284959 A JP H01284959A
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- JP
- Japan
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- bus
- processor interface
- circuit
- arbitration
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 41
- 230000005540 biological transmission Effects 0.000 claims abstract description 6
- 230000002457 bidirectional effect Effects 0.000 claims description 14
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 241000723353 Chrysanthemum Species 0.000 description 1
- 235000007516 Chrysanthemum Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004793 poor memory Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサシステムにおける共通メモリ
アクセス方式に関する。
アクセス方式に関する。
従来のマルチプロセッサシステムの一例を示す第３図及
び第４図を参照すると、１はメモリ回路、２はメモリ回
路１がつながる双方向バス、３１゜３２〜３ｍはそれぞ
れプロセッサ７１．７２〜７ｍと１対１で通信を行なう
プロセッサインターフェース回路、４は各プロセッサイ
ンターフェース回路の調停（アービトレーション）をと
り又各プロセッサインターフェース回路からのアドレス
信号及びデータをメモリ回路１に受渡しかつメモリ回路
１からのリードデータをプロセッサインターフェース回
路３１〜３ｍに返送するバスコントローラ、５はプロセ
ッサインターフェース回路３１〜３ｍとバスコントロー
ラ４とを接続する双方向バス、６はバスコントローラ４
のアービトレーション結果をプロセッサインターフェー
ス回路３１〜３ｍに通知するアービトレーションバスで
ある。
び第４図を参照すると、１はメモリ回路、２はメモリ回
路１がつながる双方向バス、３１゜３２〜３ｍはそれぞ
れプロセッサ７１．７２〜７ｍと１対１で通信を行なう
プロセッサインターフェース回路、４は各プロセッサイ
ンターフェース回路の調停（アービトレーション）をと
り又各プロセッサインターフェース回路からのアドレス
信号及びデータをメモリ回路１に受渡しかつメモリ回路
１からのリードデータをプロセッサインターフェース回
路３１〜３ｍに返送するバスコントローラ、５はプロセ
ッサインターフェース回路３１〜３ｍとバスコントロー
ラ４とを接続する双方向バス、６はバスコントローラ４
のアービトレーション結果をプロセッサインターフェー
ス回路３１〜３ｍに通知するアービトレーションバスで
ある。
また、第４図において、ａは双方向バス２，５（第３図
参照）上の信号、ｂ、ｃはプロセ・ンサインターフェー
ス回路３１〜３ｍのうち任意の２つのプロセッサインタ
ーフェース回路のアクセスタイミングである。ｄはバス
コントローラ４の動作タイミング、ｅは双方向バス２上
のタイミングを示す。さらに、ＲＱは各プロセッサイン
ターフェース回路からバスコントローラ４へ送られるリ
クエスト信号、ＥＮはリクエストをアービトレーション
したのちバスコントローラ４から各プロセッサインター
フェース回路へ送られるイネーブル信号である。ＡＤは
アドレス信号、ＲＤはメモリ回路１からのリードデータ
、ＷＤはメモリ回路１へのライトデータである。
参照）上の信号、ｂ、ｃはプロセ・ンサインターフェー
ス回路３１〜３ｍのうち任意の２つのプロセッサインタ
ーフェース回路のアクセスタイミングである。ｄはバス
コントローラ４の動作タイミング、ｅは双方向バス２上
のタイミングを示す。さらに、ＲＱは各プロセッサイン
ターフェース回路からバスコントローラ４へ送られるリ
クエスト信号、ＥＮはリクエストをアービトレーション
したのちバスコントローラ４から各プロセッサインター
フェース回路へ送られるイネーブル信号である。ＡＤは
アドレス信号、ＲＤはメモリ回路１からのリードデータ
、ＷＤはメモリ回路１へのライトデータである。
上述した構成において、バスコントローラ４はたとえば
２つのプロセッサインターフェース回路３１．３２から
のリクエスト信号ＲＱにアービトレーションをとり、ア
ービトレーションバス６を介してイネーブル信号ＥＮに
よりプロセッサインターフェース回路３１を選択する。
２つのプロセッサインターフェース回路３１．３２から
のリクエスト信号ＲＱにアービトレーションをとり、ア
ービトレーションバス６を介してイネーブル信号ＥＮに
よりプロセッサインターフェース回路３１を選択する。
選択されたプロセッサインターフェース回路３１は双方
向バス５を介してバスコントローラ４ヘアドレス信号Ａ
Ｄを受は付け、リードデータＲＤをバスコントローラ４
へ返す。バスコントローラ４はプロセッサインターフェ
ース回路３１にリードデータＲＤを返す。これにより、
１つのプロセッサインターフェース回路３１からのメモ
リアクセスが終了する。
向バス５を介してバスコントローラ４ヘアドレス信号Ａ
Ｄを受は付け、リードデータＲＤをバスコントローラ４
へ返す。バスコントローラ４はプロセッサインターフェ
ース回路３１にリードデータＲＤを返す。これにより、
１つのプロセッサインターフェース回路３１からのメモ
リアクセスが終了する。
次に、バスコントローラ４はアービトレーションバス６
を介して次のプロセッサインターフェース回路３２にイ
ネーブル信号ＥＮを送り、このプロセッサインターフェ
ース回路３２からのメモリアクセスを許可する。
を介して次のプロセッサインターフェース回路３２にイ
ネーブル信号ＥＮを送り、このプロセッサインターフェ
ース回路３２からのメモリアクセスを許可する。
しかしながら、このようなメモリアクセス方式において
は、メモリ回路の動作しない期間（第４図中のＷｔ）が
動作期間と同程度或いはそれより長くなり、サイクルタ
イムが長く、メモリ回路の使用効率が悪い。また接続さ
れるプロセッサが多くなると、プロセッサの待ち時間の
増加が非常に大きくなる問題がある。
は、メモリ回路の動作しない期間（第４図中のＷｔ）が
動作期間と同程度或いはそれより長くなり、サイクルタ
イムが長く、メモリ回路の使用効率が悪い。また接続さ
れるプロセッサが多くなると、プロセッサの待ち時間の
増加が非常に大きくなる問題がある。
したがって、本発明の目的はプロセッサが多くなっても
プロセッサの待ち時間の増加が大きくならないようにメ
モリ回路のサイクルタイムを短かくし、メモリ回路の使
用効率を向上することができる共通メモリアクセス方式
を提供することにある。
プロセッサの待ち時間の増加が大きくならないようにメ
モリ回路のサイクルタイムを短かくし、メモリ回路の使
用効率を向上することができる共通メモリアクセス方式
を提供することにある。
本発明の共通メモリアクセス方式は複数のプロセッサと
、前記プロセッサのそれぞれと１対１で通信を行う複数
のプロセッサインターフェース回路と、前記プロセッサ
インターフェース回路を相互接続する互いに伝送方向の
異なる第１及び第２のバスと、前記プロセッサインター
フェース回路の相互のアービトレーション及び前記プロ
セッサインターフェース回路とメモリ回路との間の信号
送受信を行うバスコントローラと、前記バスコントロー
ラにおけるアービトレーションの結果を前記プロセッサ
インターフェース回路に通知する２つのアービトレーシ
ョンバスと、前記バスコントローラと前記メモリ回路と
を接続する双方向バスとを備える。
、前記プロセッサのそれぞれと１対１で通信を行う複数
のプロセッサインターフェース回路と、前記プロセッサ
インターフェース回路を相互接続する互いに伝送方向の
異なる第１及び第２のバスと、前記プロセッサインター
フェース回路の相互のアービトレーション及び前記プロ
セッサインターフェース回路とメモリ回路との間の信号
送受信を行うバスコントローラと、前記バスコントロー
ラにおけるアービトレーションの結果を前記プロセッサ
インターフェース回路に通知する２つのアービトレーシ
ョンバスと、前記バスコントローラと前記メモリ回路と
を接続する双方向バスとを備える。
次に、本発明の実施例について図面を参照してて説明す
る。
る。
本発明の一実施例におけるマルチプロセッサシステムを
示す第１図を参照すると、１はメモリ回路、２はメモリ
回路１がつながる双方向バス、３１．３２〜３ｍはプロ
セッサ７１ 、７２〜７ｍと１対１で通信を行うプロセ
ッサインターフェース回路、４はプロセッサインターフ
ェース回路３１〜３ｍのアービトレーションをとり、又
各プロセッサインターフェース回路からのアドレス信号
及びデータをメモリ回路１に受は渡し、かつメモリ回路
１からのり−ドデータをプロセッサインターフェース回
路に返送するバスコントローラ、５１はプロセッサイン
ターフェース回路３１〜３ｍからバスコントローラ４に
向く単方向バス、５２は、バスコントローラ４からプロ
セッサインターフェース回路３１〜３ｍに向く単方向ハ
ス、６１は単方向バス５１のアービトレーション結果を
バスコントローラ４からプロセッサインターフェース回
路３１〜３ｍに通知するアービトレーションバス、６２
は単方向バス５２のアービトレーション結果をプロセッ
サインターフェース回路３１〜３ｍに通知するアービト
レーションバスである。
示す第１図を参照すると、１はメモリ回路、２はメモリ
回路１がつながる双方向バス、３１．３２〜３ｍはプロ
セッサ７１ 、７２〜７ｍと１対１で通信を行うプロセ
ッサインターフェース回路、４はプロセッサインターフ
ェース回路３１〜３ｍのアービトレーションをとり、又
各プロセッサインターフェース回路からのアドレス信号
及びデータをメモリ回路１に受は渡し、かつメモリ回路
１からのり−ドデータをプロセッサインターフェース回
路に返送するバスコントローラ、５１はプロセッサイン
ターフェース回路３１〜３ｍからバスコントローラ４に
向く単方向バス、５２は、バスコントローラ４からプロ
セッサインターフェース回路３１〜３ｍに向く単方向ハ
ス、６１は単方向バス５１のアービトレーション結果を
バスコントローラ４からプロセッサインターフェース回
路３１〜３ｍに通知するアービトレーションバス、６２
は単方向バス５２のアービトレーション結果をプロセッ
サインターフェース回路３１〜３ｍに通知するアービト
レーションバスである。
また、第２図において、ａは双方向バス２及び単方向バ
ス５１．５２上のクロック信号、ｂ、０はプロセッサイ
ンターフェース回路３１〜３ｍのうち任意の２つのプロ
セッサインターフェース回路のアクセスタイミングであ
る。また、ｄｉ、ｄ２は単方向バス５１．５２に対応す
るバスコントローラ４の動作タイミングである。ｅは双
方向バス２上のタイミングを示す。さらに、ＲＱ、ＥＮ
。
ス５１．５２上のクロック信号、ｂ、０はプロセッサイ
ンターフェース回路３１〜３ｍのうち任意の２つのプロ
セッサインターフェース回路のアクセスタイミングであ
る。また、ｄｉ、ｄ２は単方向バス５１．５２に対応す
るバスコントローラ４の動作タイミングである。ｅは双
方向バス２上のタイミングを示す。さらに、ＲＱ、ＥＮ
。
ＡＤ、ＲＤ、ＷＤはそれぞれリクエスト信号、イネーブ
ル信号、アドレス信号、リードデータ、ライトデータで
ある。
ル信号、アドレス信号、リードデータ、ライトデータで
ある。
上述した構成において、バスコントローラ４はたとえば
２つのプロセッサインターフェース回路３１．３２から
のリクエスト信号ＲＱのアービトレーションをとり、ア
ービトレーションバス６１を介してイネーブル信号ＥＮ
によりプロセッサインターフェース回路３１を選択する
。選ばれたプロセッサインターフェース回路３１はバス
コントローラ４へ単方向バス５１を介してアドレス信号
ＡＤを送る。バスコントローラ４はプロセッサインター
フェース回路３１からアドレス信号ＡＤを受けとると、
メモリ回路１に双方向バス２を介して出力する。また、
アービトレーションバス６２を介してアクセス中のプロ
セッサインターフェース回路３１に対して受信許可を示
すイネーブル信号ＥＮを出す。バスコントローラ４はプ
ロセッサインターフェースをとり、アービトレーション
バス６１を切替えて送信許可を示すイネーブル信号ＥＮ
を出し、次のプロセッサインターフェース回路３２から
信号ＡＤ及びライトデータＷＤを受は付ける。バスコン
トローラ４は最初のプロセッサインターフェース回路３
１のメモリ回路１へのアクセスがリードアクセスである
からリードデータＲＤを双方向バス２を介して受付ける
と、１つのメモリアクセスは終了し直ちに次のメモリア
クセスへ移ることができる。
２つのプロセッサインターフェース回路３１．３２から
のリクエスト信号ＲＱのアービトレーションをとり、ア
ービトレーションバス６１を介してイネーブル信号ＥＮ
によりプロセッサインターフェース回路３１を選択する
。選ばれたプロセッサインターフェース回路３１はバス
コントローラ４へ単方向バス５１を介してアドレス信号
ＡＤを送る。バスコントローラ４はプロセッサインター
フェース回路３１からアドレス信号ＡＤを受けとると、
メモリ回路１に双方向バス２を介して出力する。また、
アービトレーションバス６２を介してアクセス中のプロ
セッサインターフェース回路３１に対して受信許可を示
すイネーブル信号ＥＮを出す。バスコントローラ４はプ
ロセッサインターフェースをとり、アービトレーション
バス６１を切替えて送信許可を示すイネーブル信号ＥＮ
を出し、次のプロセッサインターフェース回路３２から
信号ＡＤ及びライトデータＷＤを受は付ける。バスコン
トローラ４は最初のプロセッサインターフェース回路３
１のメモリ回路１へのアクセスがリードアクセスである
からリードデータＲＤを双方向バス２を介して受付ける
と、１つのメモリアクセスは終了し直ちに次のメモリア
クセスへ移ることができる。
このように、互いに伝送方向の異なる単方向バス５１．
．５２を設け、メモリ回路１へのアクセス中にプロセッ
サインターフェース回路からのアドレス信号及びデータ
を受付けることができ、またプロセッサインターフェー
ス回路にリードデータを転送中にメモリ回路１に対して
次のアクセスを開始することができる。これにより、従
来と比較すると、多数のプロセッサからのアクセスが到
来した場合、メモリ回路１の不動作期開く第２図中、Ｗ
ｔ、）が短かく、つまりメモリ回路１のサイクルタイム
が短かく、プロセッサの待ち時間の増加を少なくするこ
とができる。
．５２を設け、メモリ回路１へのアクセス中にプロセッ
サインターフェース回路からのアドレス信号及びデータ
を受付けることができ、またプロセッサインターフェー
ス回路にリードデータを転送中にメモリ回路１に対して
次のアクセスを開始することができる。これにより、従
来と比較すると、多数のプロセッサからのアクセスが到
来した場合、メモリ回路１の不動作期開く第２図中、Ｗ
ｔ、）が短かく、つまりメモリ回路１のサイクルタイム
が短かく、プロセッサの待ち時間の増加を少なくするこ
とができる。
尚、上記実施例においては、２つの互いに伝送方向の異
なる単方向バスを使用したが、これらのバスはそれぞれ
双方向バスであってもよく、伝送ビット幅もｎビット、
ｎ／２ビツトと任意に選定できる。
なる単方向バスを使用したが、これらのバスはそれぞれ
双方向バスであってもよく、伝送ビット幅もｎビット、
ｎ／２ビツトと任意に選定できる。
以上説明したように本発明によれば、プロセッサの数が
多い場合でもメモリ回路のサイクルタイムを短かくでき
るため、プロセッサの待ち時間の増加を少なくでき、ま
た効果的なメモリアクセスが可能である。
多い場合でもメモリ回路のサイクルタイムを短かくでき
るため、プロセッサの待ち時間の増加を少なくでき、ま
た効果的なメモリアクセスが可能である。
第１図は本発明の一実施例を示す構成図、第２図は同実
施例における動作タイミングを説明する図、第３図及び
第４図は従来の共通メモリアクセス方式を示す図である
。 １・・・メモリ回路、２・・・双方向バス、３１．３２
〜３ ｒｎ・・・プロセッサインターフェース回路、４
・・・バスコントローラ、５１．５２・・・単方向バス
、６１．６２・・・アービトレーションバス、７１．７
２〜７ｍ・・・プロセッサ。 Ｍ Ｚ 図 菊３図
施例における動作タイミングを説明する図、第３図及び
第４図は従来の共通メモリアクセス方式を示す図である
。 １・・・メモリ回路、２・・・双方向バス、３１．３２
〜３ ｒｎ・・・プロセッサインターフェース回路、４
・・・バスコントローラ、５１．５２・・・単方向バス
、６１．６２・・・アービトレーションバス、７１．７
２〜７ｍ・・・プロセッサ。 Ｍ Ｚ 図 菊３図
Claims (1)
- 複数のプロセッサと、前記プロセッサのそれぞれと１対
１で通信を行う複数のプロセッサインターフェース回路
と、前記プロセッサインターフェース回路を相互接続す
る互いに伝送方向の異なる第１及び第２のバスと、前記
プロセッサインターフェース回路の相互のアービトレー
ション及び前記プロセッサインターフェース回路とメモ
リ回路との間の信号送受信を行うバスコントローラと、
前記バスコントローラにおけるアービトレーションの結
果を前記プロセッサインターフェース回路に通知する２
つのアービトレーションバスと、前記バスコントローラ
と前記メモリ回路とを接続する双方向バスとを備えるこ
とを特徴とする共通メモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11583588A JPH01284959A (ja) | 1988-05-11 | 1988-05-11 | 共通メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11583588A JPH01284959A (ja) | 1988-05-11 | 1988-05-11 | 共通メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01284959A true JPH01284959A (ja) | 1989-11-16 |
Family
ID=14672298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11583588A Pending JPH01284959A (ja) | 1988-05-11 | 1988-05-11 | 共通メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01284959A (ja) |
-
1988
- 1988-05-11 JP JP11583588A patent/JPH01284959A/ja active Pending
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