JPH1168783A - 二重化処理装置 - Google Patents
二重化処理装置Info
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- JPH1168783A JPH1168783A JP23063897A JP23063897A JPH1168783A JP H1168783 A JPH1168783 A JP H1168783A JP 23063897 A JP23063897 A JP 23063897A JP 23063897 A JP23063897 A JP 23063897A JP H1168783 A JPH1168783 A JP H1168783A
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Abstract
(57)【要約】
【課題】 信頼性を向上した二重化処理装置に関し、構
成を簡単化し且つ資源の有効利用を図る。 【解決手段】 電源，マイクロプロセッサ（ＭＰＵ）
１，メインメモリ（ＭＭ）２，メモリアクセスコントロ
ーラ（ＭＡＣ）３，マイクロプロセッサバス４，チップ
バス５，システムバス６，バスチューナ（ＢＴ）１０等
を有す同一構成の中央処理装置ＣＣ0 ，ＣＣ1 による二
重化処理装置に於いて、延長マイクロプロセッサバス７
を介してマイクロプロセッサバス４間を、二重化モード
に於いては接続し、分離モードに於いては切り離すマイ
クロバス延長コントローラ（ＭＢＥＸ）９を設け、自系
から他系のメインメモリ２及び入出力装置等に対して、
延長マイクロプロセッサバス７を介してアクセスする。
成を簡単化し且つ資源の有効利用を図る。 【解決手段】 電源，マイクロプロセッサ（ＭＰＵ）
１，メインメモリ（ＭＭ）２，メモリアクセスコントロ
ーラ（ＭＡＣ）３，マイクロプロセッサバス４，チップ
バス５，システムバス６，バスチューナ（ＢＴ）１０等
を有す同一構成の中央処理装置ＣＣ0 ，ＣＣ1 による二
重化処理装置に於いて、延長マイクロプロセッサバス７
を介してマイクロプロセッサバス４間を、二重化モード
に於いては接続し、分離モードに於いては切り離すマイ
クロバス延長コントローラ（ＭＢＥＸ）９を設け、自系
から他系のメインメモリ２及び入出力装置等に対して、
延長マイクロプロセッサバス７を介してアクセスする。
Description
【０００１】
【発明の属する技術分野】本発明は、信頼性及び使用効
率を向上させた二重化処理装置に関する。各種のシステ
ムに於いて、信頼性を向上する場合は二重化構成が採用
されている。例えば、交換機の中央処理装置等は、０系
と１系との二重化構成とし、一方を現用系とすると、他
方は予備系となり、現用系に障害が発生すると、予備系
に切替えることにより、今まで予備系のものが現用系と
なって、処理を継続することができる。
率を向上させた二重化処理装置に関する。各種のシステ
ムに於いて、信頼性を向上する場合は二重化構成が採用
されている。例えば、交換機の中央処理装置等は、０系
と１系との二重化構成とし、一方を現用系とすると、他
方は予備系となり、現用系に障害が発生すると、予備系
に切替えることにより、今まで予備系のものが現用系と
なって、処理を継続することができる。
【０００２】
【従来の技術】図８は従来例の説明図であり、例えば、
交換機の中央処理装置を二重化した場合の要部構成を示
す。同図に於いて、ＣＣ0 ，ＣＣ1 は０系と１系との中
央処理装置、ＭＰＵはマイクロプロセッサ、ＭＭはメイ
ンメモリ、ＭＡＣはメモリアクセスコントローラ、ＭＸ
Ｃはメモリ交差コントローラ、ＭＣＢはメモリ交差バ
ス、ＭＢＳはマイクロプロセッサバス、ＴＢＳはＧ３０
０チップバス、ＳＢＳはシステムバス、ＳＣＢはシステ
ム制御交差バス、ＩＯＣＢはＩＯ交差バス、ＢＴはバス
チューナ、ＩＢＩＣはバスインタフェースコントロー
ラ、ＳＣＵはシステムコントロールユニット、ＣＨＣは
チャネルコントローラ、ＴＣＲはタイマコントローラ、
ＳＢＨはシステムバスハンドラ、ＳＰＣはＳＣＳＩプロ
トコルコントローラ、ＬＡＮＣはＬＡＮインタフェース
コントローラ、ＵＡＲＴはシリアル通信コントローラ、
ＢＸＣはＩＯバス交差コントローラ、ＭＯＵは磁気光メ
モリユニット、ＨＤＵはハードディスクユニット、ＳＰ
−ＩＮＦは通話路スイッチインタフェースを示す。
交換機の中央処理装置を二重化した場合の要部構成を示
す。同図に於いて、ＣＣ0 ，ＣＣ1 は０系と１系との中
央処理装置、ＭＰＵはマイクロプロセッサ、ＭＭはメイ
ンメモリ、ＭＡＣはメモリアクセスコントローラ、ＭＸ
Ｃはメモリ交差コントローラ、ＭＣＢはメモリ交差バ
ス、ＭＢＳはマイクロプロセッサバス、ＴＢＳはＧ３０
０チップバス、ＳＢＳはシステムバス、ＳＣＢはシステ
ム制御交差バス、ＩＯＣＢはＩＯ交差バス、ＢＴはバス
チューナ、ＩＢＩＣはバスインタフェースコントロー
ラ、ＳＣＵはシステムコントロールユニット、ＣＨＣは
チャネルコントローラ、ＴＣＲはタイマコントローラ、
ＳＢＨはシステムバスハンドラ、ＳＰＣはＳＣＳＩプロ
トコルコントローラ、ＬＡＮＣはＬＡＮインタフェース
コントローラ、ＵＡＲＴはシリアル通信コントローラ、
ＢＸＣはＩＯバス交差コントローラ、ＭＯＵは磁気光メ
モリユニット、ＨＤＵはハードディスクユニット、ＳＰ
−ＩＮＦは通話路スイッチインタフェースを示す。
【０００３】０系と１系との中央処理装置ＣＣ0 ，ＣＣ
1 は同一の構成を有し、電源，マイクロプロセッサＭＰ
Ｕ，メインメモリＭＭ等が完全二重化構成を有するもの
で、一方が現用系、他方が予備系として動作するもので
ある。又マイクロプロセッサバスＭＢＳは、例えば、６
４ビット幅で５０ＭＨｚのクロックで動作し、チップバ
スＴＢＳは３２ビット幅で２０ＭＨｚのクロックで動作
し、システムバスＳＢＳは６４ビット幅で１０ＭＨｚの
クロックで動作する。又バスチューナＢＴは、転送速度
及びビット幅が異なるマイクロプロセッサバスＭＢＳと
チップバスＴＢＳとの間の変換及びバスアービタの機能
を含み、バスインタフェースコントローラＩＢＩＣも転
送速度及びビット幅が異なるチップバスＴＢＳとシステ
ムバスＳＢＳとの間の変換を行う機能を有するものであ
る。
1 は同一の構成を有し、電源，マイクロプロセッサＭＰ
Ｕ，メインメモリＭＭ等が完全二重化構成を有するもの
で、一方が現用系、他方が予備系として動作するもので
ある。又マイクロプロセッサバスＭＢＳは、例えば、６
４ビット幅で５０ＭＨｚのクロックで動作し、チップバ
スＴＢＳは３２ビット幅で２０ＭＨｚのクロックで動作
し、システムバスＳＢＳは６４ビット幅で１０ＭＨｚの
クロックで動作する。又バスチューナＢＴは、転送速度
及びビット幅が異なるマイクロプロセッサバスＭＢＳと
チップバスＴＢＳとの間の変換及びバスアービタの機能
を含み、バスインタフェースコントローラＩＢＩＣも転
送速度及びビット幅が異なるチップバスＴＢＳとシステ
ムバスＳＢＳとの間の変換を行う機能を有するものであ
る。
【０００４】又ＬＡＮインタフェースコントローラＬＡ
ＮＣには、例えば、１０Ｍｂｐｓの転送速度の１０ＢＡ
ＳＥ−Ｔ等によるローカルエリアネットワークＬＡＮが
接続される。又シリアル通信コントローラＵＡＲＴによ
り非同期シリアル通信を行うことができる。又通話路ス
イッチインタフェースＳＰ−ＩＮＦを介して、図示を省
略した通話路スイッチを制御して交換制御を行うもので
ある。又ＩＯ交差バスＩＯＣＢを介して、０系と１系と
の何れか一方の中央処理装置から、他方の中央処理装置
に接続されたハードディスク装置等の入出力装置をアク
セスすることができる。又システム制御交差バスＳＣＢ
を介して０系と１系との中央処理装置ＣＣ0 ，ＣＣ1 と
の間で各種の制御情報を転送する。
ＮＣには、例えば、１０Ｍｂｐｓの転送速度の１０ＢＡ
ＳＥ−Ｔ等によるローカルエリアネットワークＬＡＮが
接続される。又シリアル通信コントローラＵＡＲＴによ
り非同期シリアル通信を行うことができる。又通話路ス
イッチインタフェースＳＰ−ＩＮＦを介して、図示を省
略した通話路スイッチを制御して交換制御を行うもので
ある。又ＩＯ交差バスＩＯＣＢを介して、０系と１系と
の何れか一方の中央処理装置から、他方の中央処理装置
に接続されたハードディスク装置等の入出力装置をアク
セスすることができる。又システム制御交差バスＳＣＢ
を介して０系と１系との中央処理装置ＣＣ0 ，ＣＣ1 と
の間で各種の制御情報を転送する。
【０００５】又０系と１系との中央処理装置ＣＣ0 ，Ｃ
Ｃ1 との間を、メモリ交差バスＭＣＢにより接続し、例
えば、０系を現用系、１系を予備系とした時に、０系の
中央処理装置ＣＣ0 のマイクロプロセッサＭＰＵの制御
により、メモリアクセスコントローラＭＡＣを介してメ
インメモリＭＭにデータを書込む場合、メモリ交差パス
ＭＣＢを介して１系の中央処理装置ＣＣ1 のメインメモ
リＭＭにも同一のデータを書込むものである。それによ
って、０系と１系とのメインメモリＭＭのデータ内容を
一致させることができる。
Ｃ1 との間を、メモリ交差バスＭＣＢにより接続し、例
えば、０系を現用系、１系を予備系とした時に、０系の
中央処理装置ＣＣ0 のマイクロプロセッサＭＰＵの制御
により、メモリアクセスコントローラＭＡＣを介してメ
インメモリＭＭにデータを書込む場合、メモリ交差パス
ＭＣＢを介して１系の中央処理装置ＣＣ1 のメインメモ
リＭＭにも同一のデータを書込むものである。それによ
って、０系と１系とのメインメモリＭＭのデータ内容を
一致させることができる。
【０００６】
【発明が解決しようとする課題】０系と１系との中央処
理装置ＣＣ0 ，ＣＣ1 との間は、メモリ交差バスＭＣＢ
とシステム制御交差バスＳＣＢとＩＯ交差バスＩＯＣＢ
とにより接続されており、０系と１系との間のバス本数
が多くなり、装置の小型化が困難である。
理装置ＣＣ0 ，ＣＣ1 との間は、メモリ交差バスＭＣＢ
とシステム制御交差バスＳＣＢとＩＯ交差バスＩＯＣＢ
とにより接続されており、０系と１系との間のバス本数
が多くなり、装置の小型化が困難である。
【０００７】又他系のＩＯ（入出力装置）アクセスは、
ハードディスクユニットＨＤＵ等の入出力装置がＳＣＳ
ＩプロトコルコントローラＳＰＣを介してチップバスＴ
ＢＳに接続されているから、チップバスＴＢＳ→バスイ
ンタフェースコントローラＩＢＩＣ→システムバスＳＢ
Ｓ→ＩＯバス交差コントローラＢＸＣ→ＩＯ交差バスＩ
ＯＣＢ→ＩＯバス交差コントローラＢＸＣ→システムバ
スＳＢＳ→バスインタフェースコントローラＩＢＩＣ→
チップバスＴＢＳ→バスチューナＢＴ→マイクロプロセ
ッサバスＭＢＳの経路となる。
ハードディスクユニットＨＤＵ等の入出力装置がＳＣＳ
ＩプロトコルコントローラＳＰＣを介してチップバスＴ
ＢＳに接続されているから、チップバスＴＢＳ→バスイ
ンタフェースコントローラＩＢＩＣ→システムバスＳＢ
Ｓ→ＩＯバス交差コントローラＢＸＣ→ＩＯ交差バスＩ
ＯＣＢ→ＩＯバス交差コントローラＢＸＣ→システムバ
スＳＢＳ→バスインタフェースコントローラＩＢＩＣ→
チップバスＴＢＳ→バスチューナＢＴ→マイクロプロセ
ッサバスＭＢＳの経路となる。
【０００８】従って、ＩＯ交差バスＩＯＣＢを含めると
６個のバスを介することになり、各バスに於けるアービ
トレーション制御が必要となる問題があり、又高速のマ
イクロプロセッサバスＭＢＳは、低速のシステムバスＳ
ＢＳが専有されている期間中は、同様に専有されている
ことになり、従って、スループットが低くなる問題があ
った。
６個のバスを介することになり、各バスに於けるアービ
トレーション制御が必要となる問題があり、又高速のマ
イクロプロセッサバスＭＢＳは、低速のシステムバスＳ
ＢＳが専有されている期間中は、同様に専有されている
ことになり、従って、スループットが低くなる問題があ
った。
【０００９】又０系と１系との中央処理装置ＣＣ0 ，Ｃ
Ｃ1 は疎結合であるから、互いのメインメモリＭＭを自
由にアクセスすることができないことになる。従って、
０系と１系とのマイクロプロセッサＭＰＵは、それぞれ
現用，予備の切替えによる独立的な処理機能を実現して
いるだけで、マルチプロセッサシステムを構成すること
ができないものであった。従って、マイクロプロセッサ
ＭＰＵは、それぞれ最大負荷時の処理能力を有する構成
を用いる必要があり、コストアップとなる問題があっ
た。本発明は、構成を簡単化し、且つ資源の有効利用を
図ることを目的とする。
Ｃ1 は疎結合であるから、互いのメインメモリＭＭを自
由にアクセスすることができないことになる。従って、
０系と１系とのマイクロプロセッサＭＰＵは、それぞれ
現用，予備の切替えによる独立的な処理機能を実現して
いるだけで、マルチプロセッサシステムを構成すること
ができないものであった。従って、マイクロプロセッサ
ＭＰＵは、それぞれ最大負荷時の処理能力を有する構成
を用いる必要があり、コストアップとなる問題があっ
た。本発明は、構成を簡単化し、且つ資源の有効利用を
図ることを目的とする。
【００１０】
【課題を解決するための手段】本発明の二重化処理装置
は、（１）電源，マイクロプロセッサ（ＭＰＵ）１，メ
インメモリ（ＭＭ）２，マイクロプロセッサバス４を少
なくとも二重化した二重化処理装置に於いて、延長マイ
クロプロセッサバス７を介して前記マイクロプロセッサ
バス４間を接続又は切り離すマイクロバス延長コントロ
ーラ（ＭＢＥＸ）９を設けた。この延長マイクロプロセ
ッサバス７によりマイクロバス延長コントローラ９を介
して０系と１系とのマイクロプロセッサバス４間を接続
して、二重化モード或いはマルチプロセッサモードとし
て動作させることができる。
は、（１）電源，マイクロプロセッサ（ＭＰＵ）１，メ
インメモリ（ＭＭ）２，マイクロプロセッサバス４を少
なくとも二重化した二重化処理装置に於いて、延長マイ
クロプロセッサバス７を介して前記マイクロプロセッサ
バス４間を接続又は切り離すマイクロバス延長コントロ
ーラ（ＭＢＥＸ）９を設けた。この延長マイクロプロセ
ッサバス７によりマイクロバス延長コントローラ９を介
して０系と１系とのマイクロプロセッサバス４間を接続
して、二重化モード或いはマルチプロセッサモードとし
て動作させることができる。
【００１１】又（２）電源，マイクロプロセッサ１，メ
インメモリ２，マイクロプロセッサバス４，バスアービ
タを少なくとも二重化した二重化処理装置に於いて、現
用系と予備系とのバスアービタの中の現用系バスアービ
タにより、前記二重化したマイクロプロセッサバス及び
前記延長マイクロプロセッサバスに対するバスアービト
レーションを行う構成を有するものである。
インメモリ２，マイクロプロセッサバス４，バスアービ
タを少なくとも二重化した二重化処理装置に於いて、現
用系と予備系とのバスアービタの中の現用系バスアービ
タにより、前記二重化したマイクロプロセッサバス及び
前記延長マイクロプロセッサバスに対するバスアービト
レーションを行う構成を有するものである。
【００１２】又（３）自系と他系とのメインメモリのア
ドレス空間を分割し、他系のアドレス空間を示すアドレ
ス信号を、他系のメインメモリの物理アドレスを示すア
ドレス信号に変換するアドレス変換部を、マイクロプロ
セッサバス延長コントローラに設けることができる。
ドレス空間を分割し、他系のアドレス空間を示すアドレ
ス信号を、他系のメインメモリの物理アドレスを示すア
ドレス信号に変換するアドレス変換部を、マイクロプロ
セッサバス延長コントローラに設けることができる。
【００１３】又（４）二重化モード，分離モードの何れ
かを設定すると共に、メモリアイソレートモードを設定
し、メモリアイソレートモードを設定した時に自系のメ
モリアクセスコントローラにアイソレート信号を加え、
且つマイクロプロセッサ延長コントローラに延長マイク
ロプロセッサバスを接続する制御信号を加えるモードレ
ジスタと、他系のメインメモリに対するアドレス信号
を、他系のメインメモリの物理アドレス信号に変換する
アドレス変換部とを設けることができる。
かを設定すると共に、メモリアイソレートモードを設定
し、メモリアイソレートモードを設定した時に自系のメ
モリアクセスコントローラにアイソレート信号を加え、
且つマイクロプロセッサ延長コントローラに延長マイク
ロプロセッサバスを接続する制御信号を加えるモードレ
ジスタと、他系のメインメモリに対するアドレス信号
を、他系のメインメモリの物理アドレス信号に変換する
アドレス変換部とを設けることができる。
【００１４】又（５）自系と他系との制御空間を分割
し、他系の制御空間に対するアドレス信号を識別して、
マイクロプロセッサバス延長コントローラに前記延長マ
イクロプロセッサバスと前記マイクロプロセッサバスと
の間を接続する制御信号を加えるアドレスデコーダと、
他系の制御空間に対するアドレス信号を、他系内のアド
レス信号に変換するアドレス変換部と、入出力装置を接
続したチップバスとマイクロプロセッサバスとの間を接
続して転送データの変換を行うバスチューナとを有する
ものである。
し、他系の制御空間に対するアドレス信号を識別して、
マイクロプロセッサバス延長コントローラに前記延長マ
イクロプロセッサバスと前記マイクロプロセッサバスと
の間を接続する制御信号を加えるアドレスデコーダと、
他系の制御空間に対するアドレス信号を、他系内のアド
レス信号に変換するアドレス変換部と、入出力装置を接
続したチップバスとマイクロプロセッサバスとの間を接
続して転送データの変換を行うバスチューナとを有する
ものである。
【００１５】
【発明の実施の形態】図１は本発明の実施の形態の説明
図であり、ＣＣ0 ，ＣＣ1 は０系と１系との中央処理装
置、１はマイクロプロセッサ（ＭＰＵ）、２はメインメ
モリ（ＭＭ）、３はメモリアクセスコントローラ（ＭＡ
Ｃ）、４はマイクロプロセッサバス、５はＧ３００チッ
プバス、６はシステムバス、７は延長マイクロプロセッ
サバス、８はシステム制御交差バス、９はマイクロプロ
セッサバス延長コントローラ（ＭＢＥＸ）、１０はバス
チューナ（ＢＴ）、１１はシステムコントロールユニッ
ト（ＳＣＵ）、１２はチャネルコントローラ（ＣＨ
Ｃ）、１３はタイマコントローラ（ＴＣＲ）、１４はバ
スインタフェースコントローラ（ＩＢＩＣ）、１５はシ
ステムバスハンドラ（ＳＢＨ）、１６はＳＣＳＩプロト
コルコントローラ（ＳＰＣ）、１７はＬＡＮインタフェ
ースコントローラ（ＬＡＮＣ）、１８はシリアル通信コ
ントローラ（ＵＡＲＴ）、２１は磁気光メモリユニット
（ＭＯＵ）、２２はハードディスクユニット（ＨＤ
Ｕ）、２３は通話路スイッチインタフェース（ＳＰ−Ｉ
ＮＦ）を示し、図示を省略した電源等を含めて完全二重
化の構成を有し、又点線で示すＭＰＵは増設可能のマイ
クロプロセッサを示す。
図であり、ＣＣ0 ，ＣＣ1 は０系と１系との中央処理装
置、１はマイクロプロセッサ（ＭＰＵ）、２はメインメ
モリ（ＭＭ）、３はメモリアクセスコントローラ（ＭＡ
Ｃ）、４はマイクロプロセッサバス、５はＧ３００チッ
プバス、６はシステムバス、７は延長マイクロプロセッ
サバス、８はシステム制御交差バス、９はマイクロプロ
セッサバス延長コントローラ（ＭＢＥＸ）、１０はバス
チューナ（ＢＴ）、１１はシステムコントロールユニッ
ト（ＳＣＵ）、１２はチャネルコントローラ（ＣＨ
Ｃ）、１３はタイマコントローラ（ＴＣＲ）、１４はバ
スインタフェースコントローラ（ＩＢＩＣ）、１５はシ
ステムバスハンドラ（ＳＢＨ）、１６はＳＣＳＩプロト
コルコントローラ（ＳＰＣ）、１７はＬＡＮインタフェ
ースコントローラ（ＬＡＮＣ）、１８はシリアル通信コ
ントローラ（ＵＡＲＴ）、２１は磁気光メモリユニット
（ＭＯＵ）、２２はハードディスクユニット（ＨＤ
Ｕ）、２３は通話路スイッチインタフェース（ＳＰ−Ｉ
ＮＦ）を示し、図示を省略した電源等を含めて完全二重
化の構成を有し、又点線で示すＭＰＵは増設可能のマイ
クロプロセッサを示す。
【００１６】この実施の形態は、０系と１系との中央処
理装置ＣＣ0 ，ＣＣ1 のマイクロプロセッサバス４間
を、マイクロプロセッサバス延長コントローラ９を介し
て延長マイクロプロセッサバス７により接続し、チップ
バス５間を、システムコントロールユニット１１を介し
てシステム制御交差バス８を介して接続し、従来例に於
けるＩＯ交差バスＩＯＣＢを省略した構成としている。
理装置ＣＣ0 ，ＣＣ1 のマイクロプロセッサバス４間
を、マイクロプロセッサバス延長コントローラ９を介し
て延長マイクロプロセッサバス７により接続し、チップ
バス５間を、システムコントロールユニット１１を介し
てシステム制御交差バス８を介して接続し、従来例に於
けるＩＯ交差バスＩＯＣＢを省略した構成としている。
【００１７】マイクロプロセッサバス延長コントローラ
９は、アドレス，データ，制御信号，バスアービトレー
ション制御信号等を、内部のゲート回路又はバッファ回
路の転送方向制御等によって、延長マイクロプロセッサ
バス７を介して転送するもので、０系と１系との中央処
理装置ＣＣ0 ，ＣＣ1 のマイクロプロセッサバス４は、
二重化モードの時は、延長マイクロプロセッサバス７を
介して相互に接続された共通バスとして動作し、分離モ
ードの時は、アイソレートされて、互いに独立バスとし
て動作する。
９は、アドレス，データ，制御信号，バスアービトレー
ション制御信号等を、内部のゲート回路又はバッファ回
路の転送方向制御等によって、延長マイクロプロセッサ
バス７を介して転送するもので、０系と１系との中央処
理装置ＣＣ0 ，ＣＣ1 のマイクロプロセッサバス４は、
二重化モードの時は、延長マイクロプロセッサバス７を
介して相互に接続された共通バスとして動作し、分離モ
ードの時は、アイソレートされて、互いに独立バスとし
て動作する。
【００１８】又バスアービトレーション制御信号につい
ては、現用／予備を示すＡＣＴ／ＳＢＹの信号に従っ
て、現用系のバスアービタが活性化され、バス要求信号
は、予備系から現用系へ転送され、バス使用許可信号
は、現用系から予備系へ転送される。又アドレス，デー
タ，制御信号については、バス使用権が与えられた側の
マイクロプロセッサ１及びチャネルコントローラ１２に
対応したバスの方向制御が行われ、自系と他系とのメイ
ンメモリ２及びＩＯ（入出力装置）について制御するこ
とができる。
ては、現用／予備を示すＡＣＴ／ＳＢＹの信号に従っ
て、現用系のバスアービタが活性化され、バス要求信号
は、予備系から現用系へ転送され、バス使用許可信号
は、現用系から予備系へ転送される。又アドレス，デー
タ，制御信号については、バス使用権が与えられた側の
マイクロプロセッサ１及びチャネルコントローラ１２に
対応したバスの方向制御が行われ、自系と他系とのメイ
ンメモリ２及びＩＯ（入出力装置）について制御するこ
とができる。
【００１９】従って、自系と他系とのメインメモリ２を
共有メモリとして動作することが可能となり、一方の中
央処理装置内に於けるマイクロプロセッサバス４に、点
線で示すようなマイクロプロセッサＭＰＵを接続してマ
ルチプロセッサシステムとすることが可能であることは
勿論であるが、自系と他系とのマイクロプロセッサ１に
よるマルチプロセッサシステムを構成することも可能と
なり、処理負荷が増大した時に、自系と他系とのマイク
ロプロセッサ１によるマルチプロセッサシステムを構成
して負荷分散処理を行わせることも可能となる。
共有メモリとして動作することが可能となり、一方の中
央処理装置内に於けるマイクロプロセッサバス４に、点
線で示すようなマイクロプロセッサＭＰＵを接続してマ
ルチプロセッサシステムとすることが可能であることは
勿論であるが、自系と他系とのマイクロプロセッサ１に
よるマルチプロセッサシステムを構成することも可能と
なり、処理負荷が増大した時に、自系と他系とのマイク
ロプロセッサ１によるマルチプロセッサシステムを構成
して負荷分散処理を行わせることも可能となる。
【００２０】又マイクロプロセッサバス４は、マイクロ
プロセッサ１の構成に対応して、例えば、６４ビット幅
で５０ＭＨｚのクロックで動作するものである。又ＳＣ
ＳＩプロトコルコントローラ１６，ＬＡＮインタフェー
スコントローラ１７，シリアル通信コントローラ１８等
の入出力コントローラ（ＩＯＣ）を直接的に高速動作の
マイクロプロセッサバス４に接続することができないか
ら、例えば、３２ビット幅の２０ＭＨｚのクロックで動
作するチップバス５に接続し、このチップバス５とマイ
クロプロセッサバス４との間をバスチューナ１０を介し
て接続し、相互間のデータ変換や速度変換等の処理を行
うことになる。
プロセッサ１の構成に対応して、例えば、６４ビット幅
で５０ＭＨｚのクロックで動作するものである。又ＳＣ
ＳＩプロトコルコントローラ１６，ＬＡＮインタフェー
スコントローラ１７，シリアル通信コントローラ１８等
の入出力コントローラ（ＩＯＣ）を直接的に高速動作の
マイクロプロセッサバス４に接続することができないか
ら、例えば、３２ビット幅の２０ＭＨｚのクロックで動
作するチップバス５に接続し、このチップバス５とマイ
クロプロセッサバス４との間をバスチューナ１０を介し
て接続し、相互間のデータ変換や速度変換等の処理を行
うことになる。
【００２１】又メインメモリ２は、メモリアクセスコン
トローラ３を介してマイクロプロセッサバス４に接続さ
れており、入出力コントローラ（ＩＯＣ）とメインメモ
リ２との間のデータ転送は、チャネルコントローラ１２
のＤＭＡ機能によって制御される。
トローラ３を介してマイクロプロセッサバス４に接続さ
れており、入出力コントローラ（ＩＯＣ）とメインメモ
リ２との間のデータ転送は、チャネルコントローラ１２
のＤＭＡ機能によって制御される。
【００２２】又システムコントロールユニット１１は、
前述のように、システム制御交差バス８を介して自系と
他系との間を接続し、割込制御，緊急制御等の機能等を
有するものである。又バスインタフェースコントローラ
１４は、システムバス６とチップバス５との間の変換機
能を有し、又システムバス６には、通話路スイッチイン
タフェース２３等の他の装置との間のインタフェース等
が接続される。
前述のように、システム制御交差バス８を介して自系と
他系との間を接続し、割込制御，緊急制御等の機能等を
有するものである。又バスインタフェースコントローラ
１４は、システムバス６とチップバス５との間の変換機
能を有し、又システムバス６には、通話路スイッチイン
タフェース２３等の他の装置との間のインタフェース等
が接続される。
【００２３】図２は本発明の実施の形態のバスアービト
レーションの説明図であり、７は延長マイクロプロセッ
サバス、９はマイクロプロセッサバス延長コントローラ
（ＭＢＥＸ）、２５はバスアービタ（ＢＵＳ−ＡＲ
Ｂ）、２６はモードレジスタ（ＭＤＲ）、２７はバスコ
ントローラ（ＢＵＳＣＮＴ）を示し、ＲＥＱ０〜ＲＥＱ
５はバス要求信号、ＧＮＴ０〜ＧＮＴ５はバス使用許可
信号を示す。又１系はマイクロプロセッサバス延長コン
トローラ９のみを図示している。
レーションの説明図であり、７は延長マイクロプロセッ
サバス、９はマイクロプロセッサバス延長コントローラ
（ＭＢＥＸ）、２５はバスアービタ（ＢＵＳ−ＡＲ
Ｂ）、２６はモードレジスタ（ＭＤＲ）、２７はバスコ
ントローラ（ＢＵＳＣＮＴ）を示し、ＲＥＱ０〜ＲＥＱ
５はバス要求信号、ＧＮＴ０〜ＧＮＴ５はバス使用許可
信号を示す。又１系はマイクロプロセッサバス延長コン
トローラ９のみを図示している。
【００２４】又モードレジスタ２６に設定された二重化
モードＭＯＤ＝ＤＵＰ又は分離モードＭＯＤ＝ＳＩＧ
と、バスコントローラ２７に入力される現用／予備を示
すＡＣＴ／ＳＢＹ信号とにより、マイクロプロセッサバ
ス延長コントローラ９に於けるバス要求信号ＲＥＱｉと
バス使用許可信号ＧＮＴｉとの転送方向を表の矢印とし
て示している。
モードＭＯＤ＝ＤＵＰ又は分離モードＭＯＤ＝ＳＩＧ
と、バスコントローラ２７に入力される現用／予備を示
すＡＣＴ／ＳＢＹ信号とにより、マイクロプロセッサバ
ス延長コントローラ９に於けるバス要求信号ＲＥＱｉと
バス使用許可信号ＧＮＴｉとの転送方向を表の矢印とし
て示している。
【００２５】例えば、モードレジスタ２６に分離モード
（ＭＯＤ＝ＳＩＧ）が設定されると、バスコントローラ
２７は、マイクロプロセッサバス延長コントローラ９の
ゲートを閉じて、０系と１系との間の延長マイクロプロ
セッサバス７を切り離して、０系と１系とをアイソレー
トの状態とする。従って、０系と１系との中央処理装置
は独立して動作することができる。
（ＭＯＤ＝ＳＩＧ）が設定されると、バスコントローラ
２７は、マイクロプロセッサバス延長コントローラ９の
ゲートを閉じて、０系と１系との間の延長マイクロプロ
セッサバス７を切り離して、０系と１系とをアイソレー
トの状態とする。従って、０系と１系との中央処理装置
は独立して動作することができる。
【００２６】又モードレジスタ２６に二重化モード（Ｍ
ＯＤ＝ＤＵＰ）が設定され、且つバスコントローラ２７
に加えられるＡＣＴ／ＳＢＹ信号が現用系を示す場合、
バスコントローラ２７により、バス要求信号ＲＥＱｉは
自系から他系へ、バス使用許可信号ＧＮＴｉは他系から
自系へ転送されるように、マイクロプロセッサバス延長
コントローラ９のゲートが制御され、又予備系を示す場
合、バス要求信号ＲＥＱｉは他系から自系へ、バス使用
許可信号ＧＮＴｉは自系から他系へ転送されるように、
マイクロプロセッサバス延長コントローラ９のゲートが
制御される。
ＯＤ＝ＤＵＰ）が設定され、且つバスコントローラ２７
に加えられるＡＣＴ／ＳＢＹ信号が現用系を示す場合、
バスコントローラ２７により、バス要求信号ＲＥＱｉは
自系から他系へ、バス使用許可信号ＧＮＴｉは他系から
自系へ転送されるように、マイクロプロセッサバス延長
コントローラ９のゲートが制御され、又予備系を示す場
合、バス要求信号ＲＥＱｉは他系から自系へ、バス使用
許可信号ＧＮＴｉは自系から他系へ転送されるように、
マイクロプロセッサバス延長コントローラ９のゲートが
制御される。
【００２７】そして、０系が現用系の場合に、０系のバ
スアービタ２５に於いて、例えば、自系のマイクロプロ
セッサからのバス要求信号ＲＥＱ０に対して、ＧＮＴ０
（自系ＭＰＵ）として示すようにバス使用許可信号が送
出される。又自系のチャネルコントローラからのバス要
求信号ＲＥＱ１に対して、ＧＮＴ１（自系ＣＨＣ）とし
て示すバス使用許可信号が送出され、又自系のバスイン
タフェースコントローラからのバス要求信号ＲＥＱ２に
対して、ＧＮＴ２（自系ＩＢＩＣ）として示すバス使用
許可信号が送出される。
スアービタ２５に於いて、例えば、自系のマイクロプロ
セッサからのバス要求信号ＲＥＱ０に対して、ＧＮＴ０
（自系ＭＰＵ）として示すようにバス使用許可信号が送
出される。又自系のチャネルコントローラからのバス要
求信号ＲＥＱ１に対して、ＧＮＴ１（自系ＣＨＣ）とし
て示すバス使用許可信号が送出され、又自系のバスイン
タフェースコントローラからのバス要求信号ＲＥＱ２に
対して、ＧＮＴ２（自系ＩＢＩＣ）として示すバス使用
許可信号が送出される。
【００２８】又他系のマイクロプロセッサからのバス要
求信号ＲＥＱ３がマイクロプロセッサバス延長コントロ
ーラ９を介してバスアービタ２５に入力され、それに対
するＧＮＴ３（他系ＭＰＵ）として示すバス使用許可信
号は、マイクロプロセッサバス延長コントローラ９を介
して他系のマイクロプロセッサに転送される。同様に、
マイクロプロセッサバス延長コントローラ９を介してバ
スアービタ２５に入力された他系のチャネルコントロー
ラ又はバスインタフェースコントローラからのバス要求
信号ＲＥＱ４，ＲＥＱ５に対して、ＧＮＴ４（他系ＣＨ
Ｃ）又はＧＮＴ５（他系ＩＢＩＣ）として示すバス使用
許可信号が、マイクロプロセッサバス延長コントローラ
９を介して他系のチャネルコントローラ又はバスインタ
フェースコントローラに転送される。
求信号ＲＥＱ３がマイクロプロセッサバス延長コントロ
ーラ９を介してバスアービタ２５に入力され、それに対
するＧＮＴ３（他系ＭＰＵ）として示すバス使用許可信
号は、マイクロプロセッサバス延長コントローラ９を介
して他系のマイクロプロセッサに転送される。同様に、
マイクロプロセッサバス延長コントローラ９を介してバ
スアービタ２５に入力された他系のチャネルコントロー
ラ又はバスインタフェースコントローラからのバス要求
信号ＲＥＱ４，ＲＥＱ５に対して、ＧＮＴ４（他系ＣＨ
Ｃ）又はＧＮＴ５（他系ＩＢＩＣ）として示すバス使用
許可信号が、マイクロプロセッサバス延長コントローラ
９を介して他系のチャネルコントローラ又はバスインタ
フェースコントローラに転送される。
【００２９】前述のように、現用系と予備系とのバスア
ービタ２５の中の現用系のバスアービタによりバスアー
ビトレーションを行うものであり、両系のマイクロプロ
セッサバス４を延長マイクロプロセッサバス７を介して
接続して共通バスと同様に取り扱うことができる。従っ
て、０系と１系とのマイクロプロセッサ１は、両系のメ
インメモリ２及びハードディスク装置等の入出力装置の
制御が可能となり、その結果、現用系と予備系との二重
化構成或いはマルチプロセッサシステム構成として動作
させることができる。
ービタ２５の中の現用系のバスアービタによりバスアー
ビトレーションを行うものであり、両系のマイクロプロ
セッサバス４を延長マイクロプロセッサバス７を介して
接続して共通バスと同様に取り扱うことができる。従っ
て、０系と１系とのマイクロプロセッサ１は、両系のメ
インメモリ２及びハードディスク装置等の入出力装置の
制御が可能となり、その結果、現用系と予備系との二重
化構成或いはマルチプロセッサシステム構成として動作
させることができる。
【００３０】図３は本発明の実施の形態のデータ書込動
作の説明図であり、図１及び図２と同一符号は同一部分
を示し、３１はアンド回路、ＡＤＤはアドレス信号、Ｄ
ＡＴＡはデータ、ＲＤＹは終了信号を示す。この実施の
形態は、０系のマイクロプロセッサ（ＭＰＵ）１が、分
離モードの場合は自系のメインメモリ（ＭＭ）２のみに
データＤＡＴＡを書込み、二重化モードの場合は、自系
と他系とのメインメモリ（ＭＭ）２にデータＤＡＴＡを
書込む場合を示す。
作の説明図であり、図１及び図２と同一符号は同一部分
を示し、３１はアンド回路、ＡＤＤはアドレス信号、Ｄ
ＡＴＡはデータ、ＲＤＹは終了信号を示す。この実施の
形態は、０系のマイクロプロセッサ（ＭＰＵ）１が、分
離モードの場合は自系のメインメモリ（ＭＭ）２のみに
データＤＡＴＡを書込み、二重化モードの場合は、自系
と他系とのメインメモリ（ＭＭ）２にデータＤＡＴＡを
書込む場合を示す。
【００３１】０系を現用系として、モードレジスタ（Ｍ
ＤＲ）２６に二重化モードが設定されている場合、０系
のマイクロプロセッサ（ＭＰＵ）１が、メインメモリ
（ＭＭ）２に対するアドレス信号ＡＤＤとデータＤＡＴ
Ａと図示を省略した書込制御信号とをマイクロプロセッ
サバス４に送出すると、自系のメモリアクセスコントロ
ーラ（ＭＡＣ）３は、メインメモリ２にデータＤＡＴＡ
を書込み、この書込終了により終了信号ＲＤＹを出力す
る。
ＤＲ）２６に二重化モードが設定されている場合、０系
のマイクロプロセッサ（ＭＰＵ）１が、メインメモリ
（ＭＭ）２に対するアドレス信号ＡＤＤとデータＤＡＴ
Ａと図示を省略した書込制御信号とをマイクロプロセッ
サバス４に送出すると、自系のメモリアクセスコントロ
ーラ（ＭＡＣ）３は、メインメモリ２にデータＤＡＴＡ
を書込み、この書込終了により終了信号ＲＤＹを出力す
る。
【００３２】又マイクロプロセッサバス延長コントロー
ラ（ＭＢＥＸ）９は、モードレジスタ２６に二重化モー
ドが設定されていることにより、自系と他系とのマイク
ロプロセッサバス４間を延長マイクロプロセッサバス７
を介して接続するように、ゲートを制御する。従って、
０系のマイクロプロセッサ１からのアドレス信号ＡＤ
Ｄ，データＤＡＴＡ，書込制御信号等が１系のマイクロ
プロセッサバスに転送され、１系のメモリアクセスコン
トローラ３を介してメインメモリ２にデータＤＡＴＡが
書込まれる。この書込終了により終了信号ＲＤＹを出力
する。
ラ（ＭＢＥＸ）９は、モードレジスタ２６に二重化モー
ドが設定されていることにより、自系と他系とのマイク
ロプロセッサバス４間を延長マイクロプロセッサバス７
を介して接続するように、ゲートを制御する。従って、
０系のマイクロプロセッサ１からのアドレス信号ＡＤ
Ｄ，データＤＡＴＡ，書込制御信号等が１系のマイクロ
プロセッサバスに転送され、１系のメモリアクセスコン
トローラ３を介してメインメモリ２にデータＤＡＴＡが
書込まれる。この書込終了により終了信号ＲＤＹを出力
する。
【００３３】アンド回路３１は、０系と１系とのメモリ
アクセスコントローラ３からの終了信号ＲＤＹのアンド
条件により、マイクロプロセッサ１に終了信号を入力す
る。それによって、マイクロプロセッサ１は、メインメ
モリ２に対するデータＤＡＴＡの書込みのバスサイクル
を終了する。従って、０系と１系とのメインメモリ２に
は、同一のデータＤＡＴＡが書込まれることになる。
アクセスコントローラ３からの終了信号ＲＤＹのアンド
条件により、マイクロプロセッサ１に終了信号を入力す
る。それによって、マイクロプロセッサ１は、メインメ
モリ２に対するデータＤＡＴＡの書込みのバスサイクル
を終了する。従って、０系と１系とのメインメモリ２に
は、同一のデータＤＡＴＡが書込まれることになる。
【００３４】又モードレジスタＭＤＲに分離モードが設
定されると、マイクロプロセッサバス延長コントローラ
９は、マイクロプロセッサバス４と延長マイクロプロセ
ッサバス７とを切り離すようにゲートを制御することに
なり、０系と１系とは独立的に動作する構成となる。
定されると、マイクロプロセッサバス延長コントローラ
９は、マイクロプロセッサバス４と延長マイクロプロセ
ッサバス７とを切り離すようにゲートを制御することに
なり、０系と１系とは独立的に動作する構成となる。
【００３５】図４は本発明の実施の形態の他系へのアク
セス制御の説明図であり、前述の各図と同一符号は同一
部分を示し、３２はアドレスデコーダ（ＡＤＥＣ）、３
３はアドレス変換部（ＡＤＲ ＣＮＶ）、３４はアドレ
ス制御部（ＡＤＣ）である。又他系制御空間（仮想空
間）（“００００００００”〜“８０００００００”）
と自系制御空間（物理空間）（“８００００００１”〜
“ＦＦＦＦＦＦＦＦ”）として、自系と他系との制御レ
ジスタ等を異なる空間に割付ける。
セス制御の説明図であり、前述の各図と同一符号は同一
部分を示し、３２はアドレスデコーダ（ＡＤＥＣ）、３
３はアドレス変換部（ＡＤＲ ＣＮＶ）、３４はアドレ
ス制御部（ＡＤＣ）である。又他系制御空間（仮想空
間）（“００００００００”〜“８０００００００”）
と自系制御空間（物理空間）（“８００００００１”〜
“ＦＦＦＦＦＦＦＦ”）として、自系と他系との制御レ
ジスタ等を異なる空間に割付ける。
【００３６】従って、０系のマイクロプロセッサ（ＭＰ
Ｕ）１が１系の制御レジスタ等をアクセスする場合、他
系制御空間（仮想空間）のアドレスを出力する。アドレ
スデコーダ３２は、この他系制御空間（仮想空間）のア
ドレスをデコードして、０系と１系とのマイクロプロセ
ッサバス延長コントローラ（ＭＢＥＸ）９を、二重化モ
ードに於ける現用系と予備系との転送方向と同様に、転
送方向のゲートの制御を行う。
Ｕ）１が１系の制御レジスタ等をアクセスする場合、他
系制御空間（仮想空間）のアドレスを出力する。アドレ
スデコーダ３２は、この他系制御空間（仮想空間）のア
ドレスをデコードして、０系と１系とのマイクロプロセ
ッサバス延長コントローラ（ＭＢＥＸ）９を、二重化モ
ードに於ける現用系と予備系との転送方向と同様に、転
送方向のゲートの制御を行う。
【００３７】又０系のマイクロプロセッサバス延長コン
トローラ９のアドレス変換部３３に於いては、仮想空間
のアドレスを物理アドレス空間に変換して、他系のマイ
クロプロセッサバス延長コントローラ９に転送する。１
系のマイクロプロセッサバス４に接続されたバスチュー
ナ（ＢＴ）１０は、アドレス制御部３４によりシステム
バス５に接続された例えばＳＣＳＩプロトコルコントロ
ーラ（ＳＰＣ）１６を指定して、データＤＡＴＡの転送
を行う。このデータの転送終了により、１系のバスチュ
ーナ１０は終了信号ＲＤＹを送出する。０系のマイクロ
プロセッサ１は、この終了信号ＲＤＹを受信することに
より、バスサイクルを終了する。即ち、自系のマイクロ
プロセッサ１から他系の入出力装置に対して、延長マイ
クロプロセッサバス７を介してアクセスすることができ
る。
トローラ９のアドレス変換部３３に於いては、仮想空間
のアドレスを物理アドレス空間に変換して、他系のマイ
クロプロセッサバス延長コントローラ９に転送する。１
系のマイクロプロセッサバス４に接続されたバスチュー
ナ（ＢＴ）１０は、アドレス制御部３４によりシステム
バス５に接続された例えばＳＣＳＩプロトコルコントロ
ーラ（ＳＰＣ）１６を指定して、データＤＡＴＡの転送
を行う。このデータの転送終了により、１系のバスチュ
ーナ１０は終了信号ＲＤＹを送出する。０系のマイクロ
プロセッサ１は、この終了信号ＲＤＹを受信することに
より、バスサイクルを終了する。即ち、自系のマイクロ
プロセッサ１から他系の入出力装置に対して、延長マイ
クロプロセッサバス７を介してアクセスすることができ
る。
【００３８】図５は本発明の実施の形態のＤＭＡ制御の
説明図であり、前述の各図と同一符号は同一部分を示
す。例えば、０系を現用系、１系を予備系とし、モード
レジスタ（ＭＤＲ）２６に二重化モードが設定されてい
ると、前述のように、マイクロプロセッサバス延長コン
トローラ（ＭＢＥＸ）９は、延長マイクロプロセッサバ
ス７により０系と１系とのマイクロプロセッサバス４間
を接続した状態とし、０系（現用系）のバスアービタに
よりバスアービトレーションを行う。
説明図であり、前述の各図と同一符号は同一部分を示
す。例えば、０系を現用系、１系を予備系とし、モード
レジスタ（ＭＤＲ）２６に二重化モードが設定されてい
ると、前述のように、マイクロプロセッサバス延長コン
トローラ（ＭＢＥＸ）９は、延長マイクロプロセッサバ
ス７により０系と１系とのマイクロプロセッサバス４間
を接続した状態とし、０系（現用系）のバスアービタに
よりバスアービトレーションを行う。
【００３９】例えば、０系のハードディスクユニット
（ＨＤＵ）２２とメインメモリ（ＭＭ）２との間のＤＭ
Ａ（直接メモリアクセス）制御の場合、０系のチャネル
コントローラ（ＣＨＣ）１２からメインメモリ（ＭＭ）
２のアドレス信号ＡＤＲを送出する。このアドレス信号
ＡＤＲに従ってバスチューナ（ＢＴ）１０は、自系のメ
インメモリ２に対するバスサイクルを開始する。それに
より、メモリアクセスコントローラ（ＭＡＣ）３はアド
レス信号ＡＤＲに従ってメインメモリ２に対するアクセ
ス制御を行う。
（ＨＤＵ）２２とメインメモリ（ＭＭ）２との間のＤＭ
Ａ（直接メモリアクセス）制御の場合、０系のチャネル
コントローラ（ＣＨＣ）１２からメインメモリ（ＭＭ）
２のアドレス信号ＡＤＲを送出する。このアドレス信号
ＡＤＲに従ってバスチューナ（ＢＴ）１０は、自系のメ
インメモリ２に対するバスサイクルを開始する。それに
より、メモリアクセスコントローラ（ＭＡＣ）３はアド
レス信号ＡＤＲに従ってメインメモリ２に対するアクセ
ス制御を行う。
【００４０】又前述のように、二重化モードが設定され
ている場合、アドレス信号ＡＤＲが０系から１系へ延長
マイクロプロセッサバス７を介して転送され、１系のメ
モリアクセスコントローラ３はメインメモリ２に対する
アクセス制御を行う。この時、データの書込みである
と、例えば、ハードディスクユニット２２等の入出力装
置からのデータＤＡＴＡが０系と１系とのメインメモリ
２に入力されて書込まれ、メインメモリ２の内容は一致
したものとなる。
ている場合、アドレス信号ＡＤＲが０系から１系へ延長
マイクロプロセッサバス７を介して転送され、１系のメ
モリアクセスコントローラ３はメインメモリ２に対する
アクセス制御を行う。この時、データの書込みである
と、例えば、ハードディスクユニット２２等の入出力装
置からのデータＤＡＴＡが０系と１系とのメインメモリ
２に入力されて書込まれ、メインメモリ２の内容は一致
したものとなる。
【００４１】又読出しの場合もアドレス信号ＡＤＲは０
系から１系に転送される。そして、０系のマイクロプロ
セッサ１がキャッシュメモリを備えている場合、このキ
ャッシュメモリの内容がメインメモリ２に反映されてい
ない場合もあるから、アドレス信号ＡＤＲによるデータ
がキャッシュヒットした場合、そのキャッシュ内容をメ
インメモリ２に転送して書込み、その後にメインメモリ
２から読出すことになり、例えば、ハードディスクユニ
ット２２等の入出力装置へ転送されて書込まれることに
なる。又読出し場合は自系のメインメモリ２から読出し
たデータＤＡＴＡを用いるものであるから、他系のメイ
ンメモリ２から読出されたデータは廃棄される。
系から１系に転送される。そして、０系のマイクロプロ
セッサ１がキャッシュメモリを備えている場合、このキ
ャッシュメモリの内容がメインメモリ２に反映されてい
ない場合もあるから、アドレス信号ＡＤＲによるデータ
がキャッシュヒットした場合、そのキャッシュ内容をメ
インメモリ２に転送して書込み、その後にメインメモリ
２から読出すことになり、例えば、ハードディスクユニ
ット２２等の入出力装置へ転送されて書込まれることに
なる。又読出し場合は自系のメインメモリ２から読出し
たデータＤＡＴＡを用いるものであるから、他系のメイ
ンメモリ２から読出されたデータは廃棄される。
【００４２】０系と１系とのメモリアクセスコントロー
ラ３は、メインメモリ２に対するデータの書込み又は読
出しのアクセスが終了すると、終了信号ＲＤＹを出力す
る。この０系と１系との終了信号ＲＤＹのアンド回路３
１によるアンド条件によって、チャネルコントローラ１
２はバスサイクルを終了する。
ラ３は、メインメモリ２に対するデータの書込み又は読
出しのアクセスが終了すると、終了信号ＲＤＹを出力す
る。この０系と１系との終了信号ＲＤＹのアンド回路３
１によるアンド条件によって、チャネルコントローラ１
２はバスサイクルを終了する。
【００４３】即ち、ハードディスクユニット２２等の入
出力装置に対するアクセスは、延長マイクロプロセッサ
バス７を経由して行われることになり、従来例のＩＯ交
差バスを省略することができる。
出力装置に対するアクセスは、延長マイクロプロセッサ
バス７を経由して行われることになり、従来例のＩＯ交
差バスを省略することができる。
【００４４】図６は本発明の実施の形態の他系メモリア
クセス制御の説明図であり、前述の各図と同一符号は同
一部分を示す。又メインメモリ２の“０００００００
０”〜“ＦＦＦＦＦＦＦＦ”のアドレスについて、他系
メモリ空間と自系メモリ空間とファーム空間との割付け
を行った場合を示す。
クセス制御の説明図であり、前述の各図と同一符号は同
一部分を示す。又メインメモリ２の“０００００００
０”〜“ＦＦＦＦＦＦＦＦ”のアドレスについて、他系
メモリ空間と自系メモリ空間とファーム空間との割付け
を行った場合を示す。
【００４５】０系のマイクロプロセッサ（ＭＰＵ）１か
ら他系メモリ空間のアドレス信号ＡＤＲをマイクロプロ
セッサバス４に送出すると、アドレスデコーダ（ＡＤＥ
Ｃ）３２によるデコード出力信号は、自系と他系とのマ
イクロプロセッサバス延長コントローラ（ＭＢＥＸ）９
のバッファ制御信号（ゲート制御信号）として加えら
れ、延長マイクロプロセッサバス７を介して両系のマイ
クロプロセッサバス４間を接続する状態とする。又０系
のメモリアクセスコントローラ（ＭＡＣ）３は、アドレ
ス信号ＡＤＲが自系メモリ空間を示すものではないから
無応答となる。即ち、マイクロプロセッサバス４に対し
てメモリアクセスコントローラ（ＭＡＣ）３は切り離さ
れた状態となる。
ら他系メモリ空間のアドレス信号ＡＤＲをマイクロプロ
セッサバス４に送出すると、アドレスデコーダ（ＡＤＥ
Ｃ）３２によるデコード出力信号は、自系と他系とのマ
イクロプロセッサバス延長コントローラ（ＭＢＥＸ）９
のバッファ制御信号（ゲート制御信号）として加えら
れ、延長マイクロプロセッサバス７を介して両系のマイ
クロプロセッサバス４間を接続する状態とする。又０系
のメモリアクセスコントローラ（ＭＡＣ）３は、アドレ
ス信号ＡＤＲが自系メモリ空間を示すものではないから
無応答となる。即ち、マイクロプロセッサバス４に対し
てメモリアクセスコントローラ（ＭＡＣ）３は切り離さ
れた状態となる。
【００４６】又０系のマイクロプロセッサバス延長コン
トローラ９のアドレス変換部（ＡＤＲ ＣＮＶ）３３
は、０系に於ける他系メモリ空間のアドレス信号ＡＤＲ
を、１系に於ける自系メモリ空間のアドレス信号ＡＤＲ
に変換する。なお、このアドレス変換は、１系のマイク
ロプロセッサバス延長コントローラ９に於いて行う構成
とすることも可能である。
トローラ９のアドレス変換部（ＡＤＲ ＣＮＶ）３３
は、０系に於ける他系メモリ空間のアドレス信号ＡＤＲ
を、１系に於ける自系メモリ空間のアドレス信号ＡＤＲ
に変換する。なお、このアドレス変換は、１系のマイク
ロプロセッサバス延長コントローラ９に於いて行う構成
とすることも可能である。
【００４７】１系のメモリアクセスコントローラ３は、
延長マイクロプロセッサバス７を介して転送されたアド
レス信号ＡＤＲが自系メモリ空間を示すものであるか
ら、自系のメインメモリ２のアクセス制御を行い、この
メインメモリ２に対するアクセスの終了により、メモリ
アクセスコントローラ３から終了信号ＲＤＹが０系のマ
イクロプロセッサ１に転送され、マイクロプロセッサ１
は、他系のメモリアクセスの為のバスサイクルを終了す
る。
延長マイクロプロセッサバス７を介して転送されたアド
レス信号ＡＤＲが自系メモリ空間を示すものであるか
ら、自系のメインメモリ２のアクセス制御を行い、この
メインメモリ２に対するアクセスの終了により、メモリ
アクセスコントローラ３から終了信号ＲＤＹが０系のマ
イクロプロセッサ１に転送され、マイクロプロセッサ１
は、他系のメモリアクセスの為のバスサイクルを終了す
る。
【００４８】図７は本発明の実施の形態の他系メモリア
クセス制御の説明図であり、前述の各図と同一符号は同
一部分を示す。図６に示す実施の形態は、自系と他系と
のメモリアドレス空間を分割して、他系のメインメモリ
のアドレス空間のアドレス信号によって、他系のメイン
メモリに対するアクセスを可能とした場合を示すが、こ
の実施の形態は、モードレジスタ（ＭＯＤ）２６に自系
メインメモリアイソレートを設定することにより、自系
のメインメモリを切り離して、他系のメインメモリに対
するアクセスを可能とするものである。
クセス制御の説明図であり、前述の各図と同一符号は同
一部分を示す。図６に示す実施の形態は、自系と他系と
のメモリアドレス空間を分割して、他系のメインメモリ
のアドレス空間のアドレス信号によって、他系のメイン
メモリに対するアクセスを可能とした場合を示すが、こ
の実施の形態は、モードレジスタ（ＭＯＤ）２６に自系
メインメモリアイソレートを設定することにより、自系
のメインメモリを切り離して、他系のメインメモリに対
するアクセスを可能とするものである。
【００４９】例えば、アドレス信号ＡＤＲをアドレスデ
コーダ（ＡＤＥＣ）３２によってデコードしてモードレ
ジスタ（ＭＯＤ）２６を指定し、自系メモリアイソレー
トを設定する。それによって、モードレジスタ２６か
ら、メモリアクセスコントローラ３にアイソレート信号
ＩＳＯＬを入力するから、自系のメモリアクセスコント
ローラ３は動作を中止する。又モードレジスタ２６か
ら、自系メモリアイソレートの設定により、或いは、そ
の設定後の他系のメモリアドレス空間を示すアドレス信
号ＡＤＲをアドレスデコーダ３２によってデコードした
時に、自系のマイクロプロセッサバス延長コントローラ
９及び延長マイクロプロセッサバス７を介して他系のマ
イクロプロセッサバス延長コントローラ９に、０系から
１系のメインメモリ２のアクセス制御を可能とする転送
方向の制御信号を入力する。
コーダ（ＡＤＥＣ）３２によってデコードしてモードレ
ジスタ（ＭＯＤ）２６を指定し、自系メモリアイソレー
トを設定する。それによって、モードレジスタ２６か
ら、メモリアクセスコントローラ３にアイソレート信号
ＩＳＯＬを入力するから、自系のメモリアクセスコント
ローラ３は動作を中止する。又モードレジスタ２６か
ら、自系メモリアイソレートの設定により、或いは、そ
の設定後の他系のメモリアドレス空間を示すアドレス信
号ＡＤＲをアドレスデコーダ３２によってデコードした
時に、自系のマイクロプロセッサバス延長コントローラ
９及び延長マイクロプロセッサバス７を介して他系のマ
イクロプロセッサバス延長コントローラ９に、０系から
１系のメインメモリ２のアクセス制御を可能とする転送
方向の制御信号を入力する。
【００５０】そして、０系のマイクロプロセッサ１が１
系のメインメモリ２をアクセスするアドレス信号ＡＤＲ
を送出すると、前述の実施の形態と同様に、アドレス変
換部（ＡＤＲ ＣＮＶ）３３により、１系のメインメモ
リ２の物理アドレスに変換して、１系のメモリアクセス
コントローラ３に転送し、メモリアクセス制御が開始さ
れ、その終了により１系のメモリアクセスコントローラ
３から０系のマイクロプロセッサ１に終了信号ＲＤＹが
転送され、マイクロプロセッサ１は、他系のメインメモ
リ２に対するアクセスの為のバスサイクルを終了する。
系のメインメモリ２をアクセスするアドレス信号ＡＤＲ
を送出すると、前述の実施の形態と同様に、アドレス変
換部（ＡＤＲ ＣＮＶ）３３により、１系のメインメモ
リ２の物理アドレスに変換して、１系のメモリアクセス
コントローラ３に転送し、メモリアクセス制御が開始さ
れ、その終了により１系のメモリアクセスコントローラ
３から０系のマイクロプロセッサ１に終了信号ＲＤＹが
転送され、マイクロプロセッサ１は、他系のメインメモ
リ２に対するアクセスの為のバスサイクルを終了する。
【００５１】
【発明の効果】以上説明したように、本発明は、延長マ
イクロプロセッサバス７とマイクロプロセッサバス延長
コントローラ（ＭＢＥＸ）９とを介して、二重化構成の
マイクロプロセッサバス４間を接続し、マイクロプロセ
ッサバス延長コントローラ９による転送方向の制御又は
切り離しの制御により、二重化モードによる動作又は分
離モードによる動作を行うことができ、又二重化モード
による場合は、マルチプロセッサシステムとして動作さ
せるように制御すること可能となり、処理負担の分散等
を行うことも可能となる。従って、処理能力の小さいマ
イクロプロセッサ（ＭＰＵ）１により中央処理装置ＣＣ
0 ，ＣＣ1 を構成することができるから、コストダウン
を図ることができる利点がある。
イクロプロセッサバス７とマイクロプロセッサバス延長
コントローラ（ＭＢＥＸ）９とを介して、二重化構成の
マイクロプロセッサバス４間を接続し、マイクロプロセ
ッサバス延長コントローラ９による転送方向の制御又は
切り離しの制御により、二重化モードによる動作又は分
離モードによる動作を行うことができ、又二重化モード
による場合は、マルチプロセッサシステムとして動作さ
せるように制御すること可能となり、処理負担の分散等
を行うことも可能となる。従って、処理能力の小さいマ
イクロプロセッサ（ＭＰＵ）１により中央処理装置ＣＣ
0 ，ＣＣ1 を構成することができるから、コストダウン
を図ることができる利点がある。
【００５２】又自系から他系への入出力装置に対するア
クセスは、延長マイクロプロセッサバス７を介して行う
ことにより、従来例のＩＯ交差バスを省略することがで
きるから、端子数を削減して、例えば、プロセッサボー
ドを容易に構成することができる利点がある。又この入
出力装置に対するアクセスに於いても、経由するバス数
が少なくなり、従って、バスアービトレーションによる
無駄なサイクルを削減して、バス使用効率を向上するこ
とができ、データ転送のスループットを向上することが
できる。
クセスは、延長マイクロプロセッサバス７を介して行う
ことにより、従来例のＩＯ交差バスを省略することがで
きるから、端子数を削減して、例えば、プロセッサボー
ドを容易に構成することができる利点がある。又この入
出力装置に対するアクセスに於いても、経由するバス数
が少なくなり、従って、バスアービトレーションによる
無駄なサイクルを削減して、バス使用効率を向上するこ
とができ、データ転送のスループットを向上することが
できる。
【図１】本発明の実施の形態の説明図である。
【図２】本発明の実施の形態のバスアービトレーション
の説明図である。
の説明図である。
【図３】本発明の実施の形態のデータ書込動作の説明図
である。
である。
【図４】本発明の実施の形態の他系へのアクセス制御の
説明図である。
説明図である。
【図５】本発明の実施の形態のＤＭＡ制御の説明図であ
る。
る。
【図６】本発明の実施の形態の他系メモリアクセス制御
の説明図である。
の説明図である。
【図７】本発明の実施の形態の他系メモリアクセス制御
の説明図である。
の説明図である。
【図８】従来例の説明図である。
ＣＣ0 ，ＣＣ1 中央処理装置 １ マイクロプロセッサ（ＭＰＵ） ２ メインメモリ（ＭＭ） ３ メモリアクセスコントローラ（ＭＡＣ） ４ マイクロプロセッサバス ５ チップバス ６ システムバス ８ システム制御交差バス ９ マイクロプロセッサバス延長コントローラ（ＭＢＥ
Ｘ） １０ バスチューナ（ＢＴ） １１ システムコントロールユニット（ＳＣＵ） １２ チャネルコントローラ（ＣＨＣ） １３ タイマコントローラ（ＴＣＲ） １４ バスインタフェースコントローラ（ＩＢＩＣ） １５ システムバスハンドラ（ＳＢＨ） １６ ＳＣＳＩプロトコルコントローラ（ＳＰＣ） １７ ＬＡＮインタフェースコントローラ（ＬＡＮＣ） １８ シリアル通信コントローラ（ＵＡＲＴ）
Ｘ） １０ バスチューナ（ＢＴ） １１ システムコントロールユニット（ＳＣＵ） １２ チャネルコントローラ（ＣＨＣ） １３ タイマコントローラ（ＴＣＲ） １４ バスインタフェースコントローラ（ＩＢＩＣ） １５ システムバスハンドラ（ＳＢＨ） １６ ＳＣＳＩプロトコルコントローラ（ＳＰＣ） １７ ＬＡＮインタフェースコントローラ（ＬＡＮＣ） １８ シリアル通信コントローラ（ＵＡＲＴ）
Claims (5)
- 【請求項１】 電源，マイクロプロセッサ，メインメモ
リ，マイクロプロセッサバスを少なくとも二重化した二
重化処理装置に於いて、 延長マイクロプロセッサバスを介して前記マイクロプロ
セッサバス間を接続又は切り離すマイクロバス延長コン
トローラを設けたことを特徴とする二重化処理装置。 - 【請求項２】 電源，マイクロプロセッサ，メインメモ
リ，マイクロプロセッサバス，バスアービタを少なくと
も二重化し、現用系と予備系とのバスアービタの中の現
用系バースアービタにより、前記二重化したマイクロプ
ロセッサバス及び前記延長マイクロプロセッサバスに対
するバスアービトレーションを行う構成を有することを
特徴とする請求項１記載の二重化処理装置。 - 【請求項３】 自系と他系とのメインメモリのアドレス
空間を分割し、他系のアドレス空間を示すアドレス信号
を、該他系のメインメモリの物理アドレスを示すアドレ
ス信号に変換するアドレス変換部を前記マイクロプロセ
ッサバス延長コントローラに設けたことを特徴とする請
求項１又２記載の二重化処理装置。 - 【請求項４】 二重化モード，分離モードの何れかを設
定すると共に、メモリアイソレートモードを設定し、該
メモリアイソレートモードを設定した時に自系のメモリ
アクセスコントローラにアイソレート信号を加え、且つ
前記マイクロプロセッサ延長コントローラに前記延長マ
イクロプロセッサバスを接続する制御信号を加えるモー
ドレジスタと、他系のメインメモリに対するアドレス信
号を該他系のメインメモリの物理アドレス信号に変換す
るアドレス変換部とを有することを特徴とする請求項１
又は２記載の二重化処理装置。 - 【請求項５】 自系と他系との制御空間を分割し、他系
の制御空間に対するアドレス信号を識別して前記マイク
ロプロセッサバス延長コントローラに前記延長マイクロ
プロセッサバスと前記マイクロプロセッサバスとの間を
接続する制御信号を加えるアドレスデコーダと、前記他
系の制御空間に対するアドレス信号を該他系内のアドレ
ス信号に変換するアドレス変換部と、入出力装置を接続
したチップバスと前記マイクロプロセッサバスとの間を
接続して転送データの変換を行うバスチューナとを有す
ることを特徴とする請求項１乃至４の何れか１項記載の
二重化処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23063897A JPH1168783A (ja) | 1997-08-27 | 1997-08-27 | 二重化処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23063897A JPH1168783A (ja) | 1997-08-27 | 1997-08-27 | 二重化処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168783A true JPH1168783A (ja) | 1999-03-09 |
Family
ID=16910933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23063897A Withdrawn JPH1168783A (ja) | 1997-08-27 | 1997-08-27 | 二重化処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168783A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097391A (ja) * | 2006-10-13 | 2008-04-24 | Alaxala Networks Corp | 共通バスアクセス調停システム |
-
1997
- 1997-08-27 JP JP23063897A patent/JPH1168783A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097391A (ja) * | 2006-10-13 | 2008-04-24 | Alaxala Networks Corp | 共通バスアクセス調停システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |