JPH0128544B2 - - Google Patents
Info
- Publication number
- JPH0128544B2 JPH0128544B2 JP56051475A JP5147581A JPH0128544B2 JP H0128544 B2 JPH0128544 B2 JP H0128544B2 JP 56051475 A JP56051475 A JP 56051475A JP 5147581 A JP5147581 A JP 5147581A JP H0128544 B2 JPH0128544 B2 JP H0128544B2
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- voltage
- signal
- electronic circuit
- voltage range
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、バスラインのようなデイジタル電圧
信号を伝送する信号線の負荷容量に帰因する信号
伝搬の遅延を減少させて、信号伝搬速度を速くす
る電子回路であり、特に、デイジタル集積回路中
の信号線に適用すれば極めて大きな効果のある電
子回路を提供するものである。
信号を伝送する信号線の負荷容量に帰因する信号
伝搬の遅延を減少させて、信号伝搬速度を速くす
る電子回路であり、特に、デイジタル集積回路中
の信号線に適用すれば極めて大きな効果のある電
子回路を提供するものである。
デイジタル電圧信号をのせて、離れた場所にあ
る受信ゲートにまで運ぶ信号線は少なからず配線
抵抗、容量を有し、信号の伝搬は遅れる。特に、
マイクロコンピユータのバスラインのような
MOS集積回路中の信号線は、寄生容量とゲート
入力容量が多いのと、信号線をドライブする
MOSトランジスタのインピーダンスが比較的大
きいため、信号伝搬の遅延が著しい。
る受信ゲートにまで運ぶ信号線は少なからず配線
抵抗、容量を有し、信号の伝搬は遅れる。特に、
マイクロコンピユータのバスラインのような
MOS集積回路中の信号線は、寄生容量とゲート
入力容量が多いのと、信号線をドライブする
MOSトランジスタのインピーダンスが比較的大
きいため、信号伝搬の遅延が著しい。
第１図は、CMOS集積回路中の信号線の電圧
の変化を示す。時刻t1で、信号線をドライブする
ゲートの１つが低レベルから高レベルに遷移する
と、信号線の負荷容量とドライブ・ゲートの出力
インピーダンスの大きさでほぼ決まるカーブで破
線の如く、受信ゲートの入力に現われる。
CMOSゲートの閾電圧は通常、電源電圧VDDの半
分の値でこれをVTHとすると、破線のカーブが
VTHに達する時刻tBで受信ゲートが“０”→“１”
を受けとる。即ち、信号線での伝搬遅延はtB−t1
である。
の変化を示す。時刻t1で、信号線をドライブする
ゲートの１つが低レベルから高レベルに遷移する
と、信号線の負荷容量とドライブ・ゲートの出力
インピーダンスの大きさでほぼ決まるカーブで破
線の如く、受信ゲートの入力に現われる。
CMOSゲートの閾電圧は通常、電源電圧VDDの半
分の値でこれをVTHとすると、破線のカーブが
VTHに達する時刻tBで受信ゲートが“０”→“１”
を受けとる。即ち、信号線での伝搬遅延はtB−t1
である。
ところで、今、電圧VLとVHとの間の電圧範囲
でのみ、信号線の電圧を急速に上昇させる機能を
もつ回路が作動したとすれば、時刻t2以後は実線
のようになり、信号線の伝搬遅延はtA〜t1にま
で、即ち、tB〜tAの時間短縮される。このとき、
信号線の容量をＣ、ドライブ・ゲートの出力抵抗
をＲとして、電圧がVLからVHまでの間に電源VDD
から等価抵抗ｒで上記容量Ｃを充電したものとす
れば、t1からt2までと、t3以後はCRの時定数をも
つ曲線であり、t2からt3まではＣ（Ｒｒ）の時
定数をもつ曲線となる。ただし、は並列抵抗値
を示す。ｒをＲに比し十分に小さくとることで、
この効果が大きくなる。信号線の電圧がVLから
V4の間は電圧を急速に上昇させればよいから、
上記Ｃを充電する機能を有するものなら何でもよ
い。本発明の実施例では、第２図の８に示す如く
ＰチヤネルMOSトランジスタで容量Ｃを充電し
ている。
でのみ、信号線の電圧を急速に上昇させる機能を
もつ回路が作動したとすれば、時刻t2以後は実線
のようになり、信号線の伝搬遅延はtA〜t1にま
で、即ち、tB〜tAの時間短縮される。このとき、
信号線の容量をＣ、ドライブ・ゲートの出力抵抗
をＲとして、電圧がVLからVHまでの間に電源VDD
から等価抵抗ｒで上記容量Ｃを充電したものとす
れば、t1からt2までと、t3以後はCRの時定数をも
つ曲線であり、t2からt3まではＣ（Ｒｒ）の時
定数をもつ曲線となる。ただし、は並列抵抗値
を示す。ｒをＲに比し十分に小さくとることで、
この効果が大きくなる。信号線の電圧がVLから
V4の間は電圧を急速に上昇させればよいから、
上記Ｃを充電する機能を有するものなら何でもよ
い。本発明の実施例では、第２図の８に示す如く
ＰチヤネルMOSトランジスタで容量Ｃを充電し
ている。
第１図では、信号線の電圧が“０”から“１”
への遷移の場合であるが、全く同様に、“１”か
ら“０”への遷移の場合には、VTHを含んでいる
電圧範囲VH〜VL（“０”→“１”の場合のVL，VH
と同じである必要は全くない）で、急速に容量Ｃ
を放電して急速に電圧を下降させればよい。この
とき、“１”→“０”の伝搬遅延が大幅に短縮さ
れる。
への遷移の場合であるが、全く同様に、“１”か
ら“０”への遷移の場合には、VTHを含んでいる
電圧範囲VH〜VL（“０”→“１”の場合のVL，VH
と同じである必要は全くない）で、急速に容量Ｃ
を放電して急速に電圧を下降させればよい。この
とき、“１”→“０”の伝搬遅延が大幅に短縮さ
れる。
第２図に本発明の一実施例を示す。
１はCMOS集積回路中の比較的負荷容量の大
きい長い信号線である。１０は信号線の負荷容量
を集中定数的に表わした容量Ｃである。１２は信
号線１に信号をのせる送信側の回路のバツフアで
ある。１１はバツフア１２の出力抵抗を等価的に
表わした抵抗である。２は信号線１の電圧が電圧
VHより大か否かを検出するVH検出回路であり、
信号線１の電圧ａが０＜ａ＜VHのときは“０”、
VH≦ａ＜VDDのときには“１”となる。３は２と
同様に信号線１の電圧が検出手段VLより大か否
かを検出するVL検出回路であり、信号線１の電
圧ａが、０＜ａ＜VLのときは“０”、VL≦ａ＜
VDDのときには“１”となる。VLは、VL＜VHの
関係にある。４，５，６，７はそれぞれ、インバ
ータ、Ｒ−Ｓラツチ、NORゲート、NANDゲー
トである。８，９はそれぞれ、ＰチヤネルMOS
トランジスタ、ＮチヤネルMOSトランジスタで
あり、ドレインが信号線１に接続されている。
きい長い信号線である。１０は信号線の負荷容量
を集中定数的に表わした容量Ｃである。１２は信
号線１に信号をのせる送信側の回路のバツフアで
ある。１１はバツフア１２の出力抵抗を等価的に
表わした抵抗である。２は信号線１の電圧が電圧
VHより大か否かを検出するVH検出回路であり、
信号線１の電圧ａが０＜ａ＜VHのときは“０”、
VH≦ａ＜VDDのときには“１”となる。３は２と
同様に信号線１の電圧が検出手段VLより大か否
かを検出するVL検出回路であり、信号線１の電
圧ａが、０＜ａ＜VLのときは“０”、VL≦ａ＜
VDDのときには“１”となる。VLは、VL＜VHの
関係にある。４，５，６，７はそれぞれ、インバ
ータ、Ｒ−Ｓラツチ、NORゲート、NANDゲー
トである。８，９はそれぞれ、ＰチヤネルMOS
トランジスタ、ＮチヤネルMOSトランジスタで
あり、ドレインが信号線１に接続されている。
次に、第２図の実施例の動作について説明す
る。第３図に、第２図の各部Ｓ，ａ〜ｇの出力電
圧波形Ｓ，ａ〜ｇとＰ，Ｎチヤネル・トランジス
タ８，９のON、OFF状態を示す。バツフア１２
の入力Ｓが時刻t1で“０”→“１”、時刻t4で
“１”→“０”と変化した場合に対応した各部の
波形である。“０”→“１”の遷移途中の時刻t2
からt3の間でのみゲート７の出力が低レベルとな
りＰチヤネル・トランジスタ８がONし、一方
“１”→“０”の遷移途中の時刻t5からt6の間で
のみゲート６の出力が高レベルとなりＮチヤネ
ル・トランジスタ９がONしているのが分かる。
第３図のタイムチヤートでは、分かり易くするた
めt2〜t3とt5〜t6の時間が現実のものに比らべて
伸長されて、逆にその他の部分が圧縮されて表わ
してある。信号線の信号伝搬遅延は、“０”→
“１”、“１”→“０”の場合、それぞれ，tA−t1，
tB−t4となる。
る。第３図に、第２図の各部Ｓ，ａ〜ｇの出力電
圧波形Ｓ，ａ〜ｇとＰ，Ｎチヤネル・トランジス
タ８，９のON、OFF状態を示す。バツフア１２
の入力Ｓが時刻t1で“０”→“１”、時刻t4で
“１”→“０”と変化した場合に対応した各部の
波形である。“０”→“１”の遷移途中の時刻t2
からt3の間でのみゲート７の出力が低レベルとな
りＰチヤネル・トランジスタ８がONし、一方
“１”→“０”の遷移途中の時刻t5からt6の間で
のみゲート６の出力が高レベルとなりＮチヤネ
ル・トランジスタ９がONしているのが分かる。
第３図のタイムチヤートでは、分かり易くするた
めt2〜t3とt5〜t6の時間が現実のものに比らべて
伸長されて、逆にその他の部分が圧縮されて表わ
してある。信号線の信号伝搬遅延は、“０”→
“１”、“１”→“０”の場合、それぞれ，tA−t1，
tB−t4となる。
このように、VH，VL検出回路、インバータ、
RSラツチ、２個のNANDゲートにより、Ｐチヤ
ンネルおよびＮチヤンネルトランジスタを導通さ
せることにより、信号線の負荷容量を急速に充放
電することができ、信号の伝達遅延は大きく短縮
される。
RSラツチ、２個のNANDゲートにより、Ｐチヤ
ンネルおよびＮチヤンネルトランジスタを導通さ
せることにより、信号線の負荷容量を急速に充放
電することができ、信号の伝達遅延は大きく短縮
される。
第３図のａに見られる如く、本発明の目的のた
めには、VL＜VTH＜VHとなる必要があり、急速に
一方向に遷移する電圧範囲（VLからVHまで）が、
その信号線の電圧を入力とする全てのゲートの閾
電圧VTH1，VTH2，………，VTHoを含む、即ち、
VL＜（VTH1，VTH2，………，VTHo）＜VHとなる必
要がある。
めには、VL＜VTH＜VHとなる必要があり、急速に
一方向に遷移する電圧範囲（VLからVHまで）が、
その信号線の電圧を入力とする全てのゲートの閾
電圧VTH1，VTH2，………，VTHoを含む、即ち、
VL＜（VTH1，VTH2，………，VTHo）＜VHとなる必
要がある。
本発明の効果は、マイクロ・コンピユータのバ
スラインのように、多数のゲートの入出力に接続
された信号線の場合に極めて大きくなる。つまり
容量の大きなバスを急速にドライブするために
は、バスに出力が接続されている全てのゲートの
出力トランジスタのｇｍを大きくとる必要があ
り、面積が大きくなる。このゲートの数が多いの
で、全体としてはかなりな面積をとつてしまう。
これは、集積回路の集積度と電力消費を悪化させ
ることになる。これに対し、バスに接続されるゲ
ートは全て適度な大きさにしておき、信号線に１
個だけ本発明の回路をつけておけば、面積の増加
は必要最少限になる。
スラインのように、多数のゲートの入出力に接続
された信号線の場合に極めて大きくなる。つまり
容量の大きなバスを急速にドライブするために
は、バスに出力が接続されている全てのゲートの
出力トランジスタのｇｍを大きくとる必要があ
り、面積が大きくなる。このゲートの数が多いの
で、全体としてはかなりな面積をとつてしまう。
これは、集積回路の集積度と電力消費を悪化させ
ることになる。これに対し、バスに接続されるゲ
ートは全て適度な大きさにしておき、信号線に１
個だけ本発明の回路をつけておけば、面積の増加
は必要最少限になる。
以上、説明したように、本発明によれば、IC
化されたマイクロコンピユータのバスラインの如
き、負荷容量が大きいにもかかわらず、高速のデ
イジタル信号伝搬が要求される信号線の信号伝搬
遅延時間を大幅に短縮することができ、しかも、
簡単な回路構成で実現できて、特にデイジタル集
積回路に応用したとき、極めて価値の高いもので
ある。
化されたマイクロコンピユータのバスラインの如
き、負荷容量が大きいにもかかわらず、高速のデ
イジタル信号伝搬が要求される信号線の信号伝搬
遅延時間を大幅に短縮することができ、しかも、
簡単な回路構成で実現できて、特にデイジタル集
積回路に応用したとき、極めて価値の高いもので
ある。
第１図は本発明の要点を説明するための図、第
２図は本発明の一実施例の電子回路の具体的回路
図、第３図は第２図の回路各部の出力信号波形図
である。 １……信号線、２……VH検出回路、３……VL
検出回路、８……Ｐチヤネル・トランジスタ、９
……Ｎチヤネル・トランジスタ。
２図は本発明の一実施例の電子回路の具体的回路
図、第３図は第２図の回路各部の出力信号波形図
である。 １……信号線、２……VH検出回路、３……VL
検出回路、８……Ｐチヤネル・トランジスタ、９
……Ｎチヤネル・トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ ２値電圧信号を伝送する信号線の電圧を検出
する検出手段と、上記検出手段の出力で制御され
上記信号線に電流を流し込む流入手段と、上記検
出手段の出力で制御され上記信号線から電流を流
し出す流出手段とを具備し、上記信号線の電圧
が、第１の電圧と第２の電圧とにはさまれた所定
の電圧範囲に上記第１の電圧を越えて入つた場合
は、上記信号線の電圧が上記所定の電圧範囲にあ
る時にだけ上記流入手段が上記信号線に電流を流
し込み、上記信号線の電圧が、上記第２の電圧を
下まわつて上記所定の電圧範囲に入つた場合に
は、上記信号線の電圧が上記所定の電圧範囲にあ
る時にだけ、上記流出手段が上記信号線から電流
を流し出すことを特徴とする電子回路。 ２ 所定の電圧範囲が、信号線に入力が接続され
た全ての論理回路の入力論理電圧を含むことを特
徴とする特許請求の範囲第１項に記載の電子回
路。 ３ 流入手段と流出手段が半導体スイツチである
ことを特徴とする特許請求の範囲第１項に記載の
電子回路。 ４ 流入手段がＰチヤネル・トランジスタであ
り、流出手段がＮチヤネル・トランジスタである
ことを特徴とする特許請求の範囲第３項に記載の
電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56051475A JPS57166733A (en) | 1981-04-06 | 1981-04-06 | Electronic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56051475A JPS57166733A (en) | 1981-04-06 | 1981-04-06 | Electronic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57166733A JPS57166733A (en) | 1982-10-14 |
| JPH0128544B2 true JPH0128544B2 (ja) | 1989-06-02 |
Family
ID=12887971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56051475A Granted JPS57166733A (en) | 1981-04-06 | 1981-04-06 | Electronic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57166733A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720060B2 (ja) * | 1985-08-14 | 1995-03-06 | 株式会社東芝 | 出力回路装置 |
| EP0911970A3 (en) * | 1997-10-09 | 2001-01-10 | Lucent Technologies Inc. | Edge detection circuit |
| JP4588144B2 (ja) * | 1998-11-10 | 2010-11-24 | 川崎マイクロエレクトロニクス株式会社 | サンプルホールド回路 |
-
1981
- 1981-04-06 JP JP56051475A patent/JPS57166733A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57166733A (en) | 1982-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4498021A (en) | Booster for transmitting digital signal | |
| US4779013A (en) | Slew-rate limited output driver having reduced switching noise | |
| US4928023A (en) | Improved output buffer having reduced noise characteristics | |
| US4874971A (en) | Edge-sensitive dynamic switch | |
| US5537060A (en) | Output buffer circuit for memory device | |
| JP3386602B2 (ja) | 出力回路装置 | |
| EP0346876B1 (en) | Semiconductor integrated circuit having a CMOS inverter | |
| JPH07288455A (ja) | 線路上に表れる論理遷移を強化する回路および方法 | |
| US4638182A (en) | High-level CMOS driver circuit | |
| US5489859A (en) | CMOS output circuit with high speed high impedance mode | |
| US5134316A (en) | Precharged buffer with reduced output voltage swing | |
| US5210449A (en) | Edge triggered tri-state output buffer | |
| US5818264A (en) | Dynamic circuit having improved noise immunity and method therefor | |
| EP0619652A2 (en) | Data output circuit | |
| JPH0128544B2 (ja) | ||
| JPH0128543B2 (ja) | ||
| US5952850A (en) | Input/output circuit and a method for controlling an input/output signal | |
| JPH08265127A (ja) | ゲート回路，及びディジタル集積回路 | |
| US6335649B1 (en) | Schmitt trigger circuit | |
| US6922443B1 (en) | Signal transmission circuit | |
| US6100727A (en) | Noise-immune dynamic driving circuit capable of suppressing generation of a feedthrough current and increase of a delay | |
| US6249147B1 (en) | Method and apparatus for high speed on-chip signal propagation | |
| US5619153A (en) | Fast swing-limited pullup circuit | |
| JPS63119323A (ja) | 絶縁ゲ−ト型出力バツフア回路 | |
| JPH07321633A (ja) | 出力バッファ回路 |