JPH01286430A - 半導体チップの実装方法 - Google Patents
半導体チップの実装方法Info
- Publication number
- JPH01286430A JPH01286430A JP63114879A JP11487988A JPH01286430A JP H01286430 A JPH01286430 A JP H01286430A JP 63114879 A JP63114879 A JP 63114879A JP 11487988 A JP11487988 A JP 11487988A JP H01286430 A JPH01286430 A JP H01286430A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- connection
- board
- circuit board
- bumps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体チップを回路基板に実装する半導体チ
ップの実装方法に関するものである。
ップの実装方法に関するものである。
（従来の技術）
半導体チップを回路基板に実装する各種の方法が提案さ
れている。特に、近年は高密度実装の傾向にあるため、
実装面積が他の方式に比べて少なくてよいフェースダウ
ン接続が盛んに用いられる。
れている。特に、近年は高密度実装の傾向にあるため、
実装面積が他の方式に比べて少なくてよいフェースダウ
ン接続が盛んに用いられる。
・この種の実装方法について、第５図により説明する。
半導体チップ１の複数の電極端子２の上に、はんだやＡ
Ｑ等の接続金属でそれぞれバンプ３を形成し、このバン
プ３を介して上記の電極端子２を回路基板４の配線パタ
ーン５に接続していた。
Ｑ等の接続金属でそれぞれバンプ３を形成し、このバン
プ３を介して上記の電極端子２を回路基板４の配線パタ
ーン５に接続していた。
（発明が解決しようとする課題）
しかしながら、上記の構成では、バンプ３が半導体チッ
プ１の内側に設けられており、しかも高さが数μｍない
し数十μ票程度であるため、バンプ３と回路基板４上の
配線パターン５との位置合わせが難しいという問題があ
った。また、半導体チップ１の電極端子２の上にバンプ
３を形成するために、複数層のバリヤメタル層を形成す
る必要があるという問題もあった。さらに、はんだを接
続金属として使用すると、半導体チップ１と回路基板４
の熱膨張係数の差によってはんだに応力が発生し、断線
の原因になるという問題もあった。
プ１の内側に設けられており、しかも高さが数μｍない
し数十μ票程度であるため、バンプ３と回路基板４上の
配線パターン５との位置合わせが難しいという問題があ
った。また、半導体チップ１の電極端子２の上にバンプ
３を形成するために、複数層のバリヤメタル層を形成す
る必要があるという問題もあった。さらに、はんだを接
続金属として使用すると、半導体チップ１と回路基板４
の熱膨張係数の差によってはんだに応力が発生し、断線
の原因になるという問題もあった。
本発明は上記の問題を解決するもので、位置合わせが簡
単で、バリヤメタル層の形成の必要もなく、断線の心配
もない半導体チップの実装方法を提供するものである。
単で、バリヤメタル層の形成の必要もなく、断線の心配
もない半導体チップの実装方法を提供するものである。
（課題を解決するための手段）
上記の課題を解決するため１本発明は、熱膨張係数が回
路基板と同じか、半導体チップと回路基板の中間の値を
もつ電気的絶縁体からなる接続用基板の側面に形成した
複数の接続用配線パターンの両端にそれぞれバンプを形
成し、片面のバンプと半導体チップの電極端子を接続し
、反対面のバンプと回路基板の配線パターンを接続して
、半導体チップを上記の接続用基板を介して回路基板に
実装するものである。
路基板と同じか、半導体チップと回路基板の中間の値を
もつ電気的絶縁体からなる接続用基板の側面に形成した
複数の接続用配線パターンの両端にそれぞれバンプを形
成し、片面のバンプと半導体チップの電極端子を接続し
、反対面のバンプと回路基板の配線パターンを接続して
、半導体チップを上記の接続用基板を介して回路基板に
実装するものである。
（作 用）
上記の構成によれば、バンプが形成された箇所は、接続
用基板の側面に形成された接続用配線パターンによって
目視で確認できるので容易に位置合わせが行なえる。ま
た、接続用基板にバンプを形成するので、半導体チップ
に複数層のバリヤメタル層を形成する必要がない。さら
に、熱膨張係数が回路基板か、半導体チップと回路基板
の中間の値をもつ接続用基板を用い、半導体チップと接
続・するバンプに金（Ａｕ）を用い、回路基板の配線パ
ターンと接続するバンプにはんだを用いることにより、
半導体チップと回路基板の熱膨張係数の違いによるはん
だの発生応力を小さくすることができる。
用基板の側面に形成された接続用配線パターンによって
目視で確認できるので容易に位置合わせが行なえる。ま
た、接続用基板にバンプを形成するので、半導体チップ
に複数層のバリヤメタル層を形成する必要がない。さら
に、熱膨張係数が回路基板か、半導体チップと回路基板
の中間の値をもつ接続用基板を用い、半導体チップと接
続・するバンプに金（Ａｕ）を用い、回路基板の配線パ
ターンと接続するバンプにはんだを用いることにより、
半導体チップと回路基板の熱膨張係数の違いによるはん
だの発生応力を小さくすることができる。
（実施例）
本発明による実施例を第１図ないし第４図により説明す
る。
る。
まず１本発明に用いられる接続用基板の製造工程につい
て、第１図の接続用基板６の側面にそれぞれ複数の接続
用配線パターン７を形成する状態を示す斜視図、および
第２図のさらに上記の接続用配線パターン７の両端にバ
ンプ９および】Ｏを形成した状態を示す側面断面図によ
り説明する。
て、第１図の接続用基板６の側面にそれぞれ複数の接続
用配線パターン７を形成する状態を示す斜視図、および
第２図のさらに上記の接続用配線パターン７の両端にバ
ンプ９および】Ｏを形成した状態を示す側面断面図によ
り説明する。
第１図において、まず、セラミックス等の電気的絶縁体
からなる接続用基板６の側面に導電性の箔を貼り付ける
か膜を形成した後、選択エツチングにより複数の接続用
配線パターン７を形成する。
からなる接続用基板６の側面に導電性の箔を貼り付ける
か膜を形成した後、選択エツチングにより複数の接続用
配線パターン７を形成する。
次に、半導体チップ１の電極端子２と接続金属との共晶
温度に耐える低温はんだガラス８で上記の接続用配線パ
ターン７の上を覆う。これは、バンプ形成時に接続金属
が必要な部分以外につくことを防ぐものである。次に、
接続用基板６の両手面を研削した後、バンプ形成に必要
な導電膜を形成する。続けて、上記の複数の接続用配線
パターン７の片側に金（Ａｕ）のバンプ９、反対側には
んだバンプ１０をそれぞれメツキによって形成する。
温度に耐える低温はんだガラス８で上記の接続用配線パ
ターン７の上を覆う。これは、バンプ形成時に接続金属
が必要な部分以外につくことを防ぐものである。次に、
接続用基板６の両手面を研削した後、バンプ形成に必要
な導電膜を形成する。続けて、上記の複数の接続用配線
パターン７の片側に金（Ａｕ）のバンプ９、反対側には
んだバンプ１０をそれぞれメツキによって形成する。
次に、形成された金バンプ９およびはんだバンプ１０を
マスクとして上記の導電膜をエツチングすると、第２図
に示したように、複数の接続用配線パターン７の両端−
にそれぞれ金バンプ９とはんだバンプ１０が形成された
接続用基板６が得られる。
マスクとして上記の導電膜をエツチングすると、第２図
に示したように、複数の接続用配線パターン７の両端−
にそれぞれ金バンプ９とはんだバンプ１０が形成された
接続用基板６が得られる。
なお、上記のはんだバンプ１０は球状となる。
第３図は、上記の接続用基板６を用いて回路基板４に半
導体チップ１を実装した第１の実施例を示す側面断面図
で、半導体チップ１の電極端子２と接続用基板６の金バ
ンプ９とは、Ａｕ −Ａｌ１合金で。
導体チップ１を実装した第１の実施例を示す側面断面図
で、半導体チップ１の電極端子２と接続用基板６の金バ
ンプ９とは、Ａｕ −Ａｌ１合金で。
また、接続用基板６のはんだバンプ１０と回路基板４の
配線パターン５とははんだでそれぞれ接続され、半導体
チップ１は接続用基板６を介して回路裁板４に実装され
る。なお、本実施例では下端にはんだバンプ１０を使用
したが、両側共金バンプとすることも可能であり、限定
するものでない。
配線パターン５とははんだでそれぞれ接続され、半導体
チップ１は接続用基板６を介して回路裁板４に実装され
る。なお、本実施例では下端にはんだバンプ１０を使用
したが、両側共金バンプとすることも可能であり、限定
するものでない。
第４図は本発明による第２の実施例で、フィルムキャリ
ヤ方式で半導体チップ１を実装するため。
ヤ方式で半導体チップ１を実装するため。
接続用基板６を用い、キャリヤフィルム１１に半導体チ
ップ１を装着した状態を示す側面断面図である。
ップ１を装着した状態を示す側面断面図である。
同図において、半導体チップ１の電極端子２と接続用基
板６の金バンプ９とは、Ａｕ−Ａｌ１合金で、接続用基
板６のはんだバンプ１０とキャリヤフィルム１１のリー
ド１２とははんだでそれぞれ接続されて、半導体チップ
１は接続用基板６を介してキャリヤフィルム１１に装着
されている。
板６の金バンプ９とは、Ａｕ−Ａｌ１合金で、接続用基
板６のはんだバンプ１０とキャリヤフィルム１１のリー
ド１２とははんだでそれぞれ接続されて、半導体チップ
１は接続用基板６を介してキャリヤフィルム１１に装着
されている。
（発明の効果）
以上説明したように、本発明によれば、接続箇所を目視
で確認できるので、半導体チップの回路基板の実装が容
易となる。また、接続用基板にバンプを形成するので、
バンプ形成時に半導体チップを不良とすることもなくな
る。さらに、半導体チップと回路基板の熱膨張係数の違
いによるバンプの発生応力が小さいので、断線すること
がなく、信頼性の高い実装を実現することができる。
で確認できるので、半導体チップの回路基板の実装が容
易となる。また、接続用基板にバンプを形成するので、
バンプ形成時に半導体チップを不良とすることもなくな
る。さらに、半導体チップと回路基板の熱膨張係数の違
いによるバンプの発生応力が小さいので、断線すること
がなく、信頼性の高い実装を実現することができる。
第１図は本発明で用いる接続用基板に接続用配線パター
ンを形成した状態を示す斜視図、第２図はバンプが形成
された接続用基板の側面断面図、第３図は接続用基板を
用いて半導体チップを回路基板のフェースダウンで実装
した状態を示す側面断面図、第４図は接続用基板を用い
て半導体チップとキャリヤフィルムに装着した状態を示
す側面断面図、第５図は従来の半導体チップを回路基板
に実装する方法を示す側面断面図である。 １・・・半導体チップ、 ２・・・電極端子、 ３
・・・バンプ、 ４・・・回路基板、 ５・・・配線パ
ターン、 ６・・・接続用基板、 ７・・・接続用
配線パターン、 ８・・・はんだガラス、 ９・・・金
バンプ、 １０・・・はんだバンプ、 １１・・・キャ
リヤフィルム、１２・・・リード。 特許出願人 松下電器産業株式会社 第１図 第２図 第３図 ４ 凹Ｊ各基板 第４図
ンを形成した状態を示す斜視図、第２図はバンプが形成
された接続用基板の側面断面図、第３図は接続用基板を
用いて半導体チップを回路基板のフェースダウンで実装
した状態を示す側面断面図、第４図は接続用基板を用い
て半導体チップとキャリヤフィルムに装着した状態を示
す側面断面図、第５図は従来の半導体チップを回路基板
に実装する方法を示す側面断面図である。 １・・・半導体チップ、 ２・・・電極端子、 ３
・・・バンプ、 ４・・・回路基板、 ５・・・配線パ
ターン、 ６・・・接続用基板、 ７・・・接続用
配線パターン、 ８・・・はんだガラス、 ９・・・金
バンプ、 １０・・・はんだバンプ、 １１・・・キャ
リヤフィルム、１２・・・リード。 特許出願人 松下電器産業株式会社 第１図 第２図 第３図 ４ 凹Ｊ各基板 第４図
Claims (2)
- （１）側面に複数の接続用配線パターンを形成し、さら
に、上記の接続用配線パターンの両端にそれぞれ接続金
属からなるバンプを形成した接続用基板を用い、上記の
接続用基板の片面のバンプと半導体チップの電極端子を
、反対面のバンプと回路基板の配線パターンを接続して
、上記の半導体チップ回路基板に実装することを特徴と
する半導体チップの実装方法。 - （２）熱膨張係数が回路基板と同じか、半導体チップと
回路基板の中間の値をもつ電気的絶縁体からなる接続用
基板を用いたことを特徴とする請求項（１）記載の半導
体チップの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114879A JPH01286430A (ja) | 1988-05-13 | 1988-05-13 | 半導体チップの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114879A JPH01286430A (ja) | 1988-05-13 | 1988-05-13 | 半導体チップの実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286430A true JPH01286430A (ja) | 1989-11-17 |
Family
ID=14648968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114879A Pending JPH01286430A (ja) | 1988-05-13 | 1988-05-13 | 半導体チップの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286430A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0883818A (ja) * | 1994-09-12 | 1996-03-26 | Nec Corp | 電子部品組立体 |
| EP0923128A4 (en) * | 1997-06-23 | 2004-07-21 | Citizen Watch Co Ltd | SEMICONDUCTOR PACKING AND PRODUCTION METHOD THEREFOR |
| KR100475618B1 (ko) * | 2001-07-05 | 2005-03-15 | 샤프 가부시키가이샤 | 반도체 장치 |
-
1988
- 1988-05-13 JP JP63114879A patent/JPH01286430A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0883818A (ja) * | 1994-09-12 | 1996-03-26 | Nec Corp | 電子部品組立体 |
| EP0923128A4 (en) * | 1997-06-23 | 2004-07-21 | Citizen Watch Co Ltd | SEMICONDUCTOR PACKING AND PRODUCTION METHOD THEREFOR |
| KR100475618B1 (ko) * | 2001-07-05 | 2005-03-15 | 샤프 가부시키가이샤 | 반도체 장치 |
| US7193328B2 (en) | 2001-07-05 | 2007-03-20 | Sharp Kabushiki Kaisha | Semiconductor device |
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