JPH01286461A - Ｌｓｉテスト回路構成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、デジタル回路をＬＳＩ化（集積化）する際の
検証に有効なＬＳＩテスト回路の構成方法に関するもの
である。

（従来の技術） クロック信号を何段も分周する分周回路、或は他の順序
回路を前段に有するデジタル回路のテストには、時間が
かかる。例えば、４段の分周回路を前段に持つデジタル
回路は、該分周回路に１６クロツクを入力しなければ動
作しない。

そこで、従来は、第２図に示すように例えばフリッグフ
ロッｆ１〜４からなる分周回路とデジタル回路（図示せ
ず）との間にテスト回路９を設け。

テスト時にはテストクロック端子１１にテスト用り°ロ
ック信号（ＴＥＳＴ　ＣＬＯＣＫ）を入力し、該テスト
用クロック信号によりデジタル回路を駆動してそのテス
ト時間の短縮を図っていた。即ち１通常の動作時にはテ
ストモード切換え信号端子１１はテスト信号（ＴＥＳＴ
）が入力されていないので″″Ｌ″Ｌ″レベル、分局回
路の出力がテスト回路９ｔ−介しそデジタル回路に入力
される。従って第３図（９））に示すようにデジタル回
路は１６クロツク毎に１クロツクが入力されることとな
る。一方、デジタル回路のテスト時には、テストモード
切換え信号端子Ｉノはテスト信号（ＴＥＳＴ）が入力さ
れて”Ｈ″レベルあり、分周回路の出力は禁止され、テ
ストクロック端子１１から入力されるテスト用クロック
信号（ＴＥＳＴ　ＣＬＯＣＫ）がテスト回路９を介して
デジタル回路に入力される。従って例えば第３図（Ｅ）
の右側に示すように、テスト用クロック信号（ＴＥＳＴ
ＣＬＯＣＫ）として（Ａ）に示すクロック信号（ＣＬＯ
ＣＫ）？使用することによりデジタル回路のテスト時間
を短縮することができる。

（発明が解決しようとする課題） しかしながら、以上述べたテスト回路の構成方法では、
２人力ＮＡＮＤケ°−ト換算で１テスト回路につき７グ
ートの回路を必要とし回路規模が増えるという欠点があ
った。特にチップ上に回路を追加する余地が無い場合に
は、上述のテスト回路構成方法を適用することができな
い。

本発明は以上述べた欠点を除去し１回路規模を増やすこ
となくテスト回路を構成することのできるＬＳＩテスト
回路構成方法を提供することを目的とする。

（課題を解決するための手段） 本発明は、同一のＬＳＩ内にある他の回路から出力され
る基本クロック？多段分周した。又は順序回路を経由し
て供給するクロック信号により駆動されるデジタル回路
のテスト回路構成方法において。

テストモード切り換え信号によりデータ出力。

及びテスト用クロック信号入力が可能となる入力。

出力共用バッファにより構成されるテスト回路を前記他
の回路とデジタル回路との間に設けたことを特徴とする
ＬＳＩテスト回路構成方法である。

（作　用） 前記テスト回路は、通常の動作時には一般的なバッファ
回路として動作し、デ・ゾタル回路のテスト時には、テ
スト用クロック信号のみを該デジタル回路に入力するよ
うに動作するので、バッファ回路と兼用させることがで
き、従って回路規模の増加を避けることができる。

（実施例） 第１図は、本発明の実施例を示す構成図であって、１〜
４は分周回路を構成するフリップフロッグ、５はテスト
回路、６はＩ１０バッファ、７はテスト信号（ＴＥＳＴ
）が入力されるテストモード切換え信号端子、８はテス
ト用クロック信号（ＴＥＳＴＣＬＯＣＫ）　’ｃ大入力
るテストクロック端子である。Ｉ１０バッファ６は、第
１及び第２のバッファを継続接続したもので、第１のバ
ッファの入力はフリップフロッグ４の出力端子Ｑに、第
２のバッファの出力は図示しないデジタル回路に接続さ
れている。

更に第１のバッファはテストモード切換え信号端子７に
、第２のバッファの入力はテストクロック端子８にそれ
ぞれ接続されている。

まず１通常の動作時には、テストモード切換え信号端子
７は”Ｈ″レベル保持され、Ｉ１０バッファ６は第４図
（、）に示す真理値表に従って動作する。即ち、分周回
路の終段である７リツノフロツプ４の出力端子Ｑからの
出力は、Ｉ１０バッファ６の第１及び第２のバッファを
経てデジタル回路（図示せず）に入力される。従って、
前記デジタル回路には、前記分周回路に１６クロツク入
力されるごとに１クロツクが入力されることになる。

次に、前記デジタル回路のテスト時には、テストモード
切換え信号端子７は”Ｌルベルに保持され、Ｉ１０バッ
ファ６は第４図（ｂ）に示す真理値表に従って動作する
。即ちフリップフロッグ４の出力端子Ｑからの出力とは
無関係に、テストクロック端子８から入力されるテスト
用クロック信号（ＴＥＳＴ　ＣＬＯＣＫ）が■沖バッフ
ァ６から出力され、前記デジタル回路に入力される。従
って、前記テスト用クロック信号（ＴＥＳＴ　ＣＬＯＣ
Ｋ）として、前記分周回路に入力されるクロック信号を
使用すると１通常の使用時の状態でテストする場合にく
らべて１６倍の速さで前記デジタル回路をテストするこ
とが可能となる。

又１分周回路等の出力側には通常は、バッファを設ける
ので、該バッファの代りに第１図に示すＩ１０バッファ
６を使用すれば、テスト回路設置による回路規模の増加
を回避することが可能となる。

高密度実装を目的とするＬＳＩ等に適したテスト回路の
構成方法ということができる。

（発明の効果） 以上、詳細に説明したように１本発明によれば多段分周
回路、或は他の順序回路を経由してきたクロック信号に
より駆動されるデジタル回路の動作をテストするための
テスト回路ｉ　Ｉ１０バッファを用いて構成したので回
路規模の増加を回避することができる。チップ上に回路
を追加する余地が無い場合に特に有効である。

又、本発明は、多段カウンタのテストのためのビット分
割の場合にも適用することができる。

【図面の簡単な説明】

第１図は本発明に係るテスト回路の構成図、第２図は従
来のテスト回路の構成図、第３図はテスト回路の動作説
明のための波形図、第４図はＩ１０バッファの真理値表
である。 １〜４・・・フリッｆ７０ッグ、５・−Ｉ１０バッファ
。 ６・・・テスト回路、７・・・テストモード切換え信号
端子、８・・・テストクロック端子 特許出願人　　沖電気工業株式会社

Claims (1)

1. 【特許請求の範囲】 　同一のＬＳＩ内にある他の回路から出力される基本ク
   ロックを多段分周した、又は順序回路を経由して供給す
   るクロック信号により駆動されるデジタル回路のテスト
   回路構成方法において、 テストモード切り換え信号によりデータ出力及びテスト
   用クロック信号入力が可能となる入力、出力共用バッフ
   ァにより構成されるテスト回路を前記他の回路とデジタ
   ル回路との間に設けたことを特徴とするＬＳＩテスト回
   路構成方法。