JPH01286463A - 補助容量形成方法 - Google Patents
補助容量形成方法Info
- Publication number
- JPH01286463A JPH01286463A JP63117298A JP11729888A JPH01286463A JP H01286463 A JPH01286463 A JP H01286463A JP 63117298 A JP63117298 A JP 63117298A JP 11729888 A JP11729888 A JP 11729888A JP H01286463 A JPH01286463 A JP H01286463A
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- JP
- Japan
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- film
- region
- forming
- electrode
- auxiliary capacitor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、活性層として非晶質シリコン（以下ａ−ｓｉ
：Ｈと略す）を用いた薄膜トランジスタ（以下ＴＰＴと
略す）をガラス基板上に形成する工程中にＴＰＴを駆動
するに必要な補助容量を形成する方法に関するものであ
る。
：Ｈと略す）を用いた薄膜トランジスタ（以下ＴＰＴと
略す）をガラス基板上に形成する工程中にＴＰＴを駆動
するに必要な補助容量を形成する方法に関するものであ
る。
従来の技術
！Ｌ−８ｉ：Ｈを用いたＴＰＴは２ｏｏ℃前後の比較的
低温で大面積にわたって容易に形成されるため、−次元
センサや液晶デイスプレィに応用されるべく研究されて
いる。これら半導体素子を駆動させるだめの駆動信号の
印加方法は、従来、基板端に取り込み電極を設け、フレ
キシブルフィルムによって外部回路と接続し、この外部
回路から半導体素子に印加する方法を用いている。
低温で大面積にわたって容易に形成されるため、−次元
センサや液晶デイスプレィに応用されるべく研究されて
いる。これら半導体素子を駆動させるだめの駆動信号の
印加方法は、従来、基板端に取り込み電極を設け、フレ
キシブルフィルムによって外部回路と接続し、この外部
回路から半導体素子に印加する方法を用いている。
ところで、フレキシブルフィルムは高価なポリイミド樹
脂を使用しているため、大型化や高密度化が進むにつれ
、実装するフィルムの枚数および面積が増加するため、
材料費が高価になる。さらに大型化にともなって、接点
の数も増加するので信頼性に問題が発生した。このため
ガラス基板上にＩＣチップを直接実装するＣＯＧ方式が
用いられてきた。一方、付加価値を高めるため、単結晶
シリコンを基板とする半導体素子はより一層の実装密度
の高密度化が図られている。ガラス基板上に形成される
一次元センナや液晶デイスプレィの場合も例外ではない
。更にカラス基板の特徴を利用して、装置の大型化も同
時に進められている。
脂を使用しているため、大型化や高密度化が進むにつれ
、実装するフィルムの枚数および面積が増加するため、
材料費が高価になる。さらに大型化にともなって、接点
の数も増加するので信頼性に問題が発生した。このため
ガラス基板上にＩＣチップを直接実装するＣＯＧ方式が
用いられてきた。一方、付加価値を高めるため、単結晶
シリコンを基板とする半導体素子はより一層の実装密度
の高密度化が図られている。ガラス基板上に形成される
一次元センナや液晶デイスプレィの場合も例外ではない
。更にカラス基板の特徴を利用して、装置の大型化も同
時に進められている。
発明が解決しようとする課題
ＩＣの駆動には大容量の電気補助容量が必要でＩＣｉチ
ップと並べるように補助容量チップをガラス基板上に配
していた。このだめガラス基板の小型化には限界があっ
た。まだ、この補助容量チップはＩＣチップに比べ厚く
、ＣＯＧ方式を用いる場合、チップの基板上への接着時
の部品押えに段差が生じ、押え治具が複雑になることか
ら接着精度１強度にも問題が生じた。
ップと並べるように補助容量チップをガラス基板上に配
していた。このだめガラス基板の小型化には限界があっ
た。まだ、この補助容量チップはＩＣチップに比べ厚く
、ＣＯＧ方式を用いる場合、チップの基板上への接着時
の部品押えに段差が生じ、押え治具が複雑になることか
ら接着精度１強度にも問題が生じた。
課題を解決するための手段
上記目的を達成するために本発明の補助容量形成方法は
、カラス基板上に同一材料で薄膜トランジスタのゲート
電極、補助容量の一方の電極となる第１の領域及び第２
の領域を形成する第１の工程と、前記ゲート電極及び第
１．第２の領域上にゲート絶縁膜、活性膜及び保護膜を
順に積層する第２の工程と、前記第１の領域上に位置す
るゲート絶縁膜、活性膜及び保護膜を膜厚を調整しつつ
エツチングする第３の工程と、前記第１．第２の領域に
達するＩＣチップコンタクト用のコンタクトホールを形
成する第４の工程と、金属膜を蒸着し、前記補助容量の
他方の電極、薄膜トランジスタのソース及びドレイン電
極を選択的に形成する第５の工程とを含み、前記第１の
領域と他方の電極間に位置する少なくともゲート絶縁膜
によって補助容量を形成するものである。
、カラス基板上に同一材料で薄膜トランジスタのゲート
電極、補助容量の一方の電極となる第１の領域及び第２
の領域を形成する第１の工程と、前記ゲート電極及び第
１．第２の領域上にゲート絶縁膜、活性膜及び保護膜を
順に積層する第２の工程と、前記第１の領域上に位置す
るゲート絶縁膜、活性膜及び保護膜を膜厚を調整しつつ
エツチングする第３の工程と、前記第１．第２の領域に
達するＩＣチップコンタクト用のコンタクトホールを形
成する第４の工程と、金属膜を蒸着し、前記補助容量の
他方の電極、薄膜トランジスタのソース及びドレイン電
極を選択的に形成する第５の工程とを含み、前記第１の
領域と他方の電極間に位置する少なくともゲート絶縁膜
によって補助容量を形成するものである。
また、本願第２の補助容量の形成方法は、上述の第１の
領域と他方の電極とからなるサンドイッチ構造の補助容
量にかえて、第１．第２の領域上に位置するゲート絶縁
膜上に、金属膜を蒸着し、結合容量を形成する二電極を
選択的に形成し、−方の電極をアースラインに、他方の
電極をＩＣチップの基準電位を供給するラインに電気的
に結合し、これらの二電極及び電極間に位置するゲート
絶縁膜によって補助容量を形成することを特徴とするも
のである。
領域と他方の電極とからなるサンドイッチ構造の補助容
量にかえて、第１．第２の領域上に位置するゲート絶縁
膜上に、金属膜を蒸着し、結合容量を形成する二電極を
選択的に形成し、−方の電極をアースラインに、他方の
電極をＩＣチップの基準電位を供給するラインに電気的
に結合し、これらの二電極及び電極間に位置するゲート
絶縁膜によって補助容量を形成することを特徴とするも
のである。
作用
上記補助容量の形成方法によって、ＩＣチップ下の領域
に薄膜トランジスタの形成とともに、特別な工程を必要
とせずに、補助容量を形成することができる。その結果
、容量チップをガラス基板上に配設し、接着する従来の
製造方法に比べ、製造工程を簡略化でき、製造コストの
削減を実現できる。
に薄膜トランジスタの形成とともに、特別な工程を必要
とせずに、補助容量を形成することができる。その結果
、容量チップをガラス基板上に配設し、接着する従来の
製造方法に比べ、製造工程を簡略化でき、製造コストの
削減を実現できる。
実施例
以下、本発明の補助容量形成方法の実施例について図面
を用いて詳しく説明する。第１図はＴＰＴの製造工程中
に補助容量を形成する方法を説明するための断面図であ
る。
を用いて詳しく説明する。第１図はＴＰＴの製造工程中
に補助容量を形成する方法を説明するための断面図であ
る。
まず、ガラス基板１上にＴＰＴ領域にゲート電極材料を
用いてゲート電極２を形成するとともに、ＣＯＧ領域に
同ゲート電極材料を用いて第１領域３、第２領域４を形
成する（第１図（ａ））。第１領域３は、後工程で装着
されるＩＣチップの出力信号をＴＰＴのソース電極に伝
達する領域であり、第２領域４は、ＩＣチップの駆動に
用いるための補助容量の一方の電極を構成するとともに
ＩＣチップの電源電力を供給する配線をＩＣチップに結
合する領域である。
用いてゲート電極２を形成するとともに、ＣＯＧ領域に
同ゲート電極材料を用いて第１領域３、第２領域４を形
成する（第１図（ａ））。第１領域３は、後工程で装着
されるＩＣチップの出力信号をＴＰＴのソース電極に伝
達する領域であり、第２領域４は、ＩＣチップの駆動に
用いるための補助容量の一方の電極を構成するとともに
ＩＣチップの電源電力を供給する配線をＩＣチップに結
合する領域である。
次に、高周波グロー放電装置でＴＰＴのゲート絶縁膜５
、ＴＰＴの活性層であるａ−８ｉ：Ｈ膜６、保護膜７を
順に形成する（第１図（ｂ））。ＣＯＣ領域では、これ
らの第２領域４上に形成されたもののうち少なくとも１
層が本発明の補助容量の誘電物質となる。
、ＴＰＴの活性層であるａ−８ｉ：Ｈ膜６、保護膜７を
順に形成する（第１図（ｂ））。ＣＯＣ領域では、これ
らの第２領域４上に形成されたもののうち少なくとも１
層が本発明の補助容量の誘電物質となる。
次に、保護膜７のみ一部選択的にエツチングして、ＴＰ
Ｔのソース、ドレインコンタクトホール８．９を形成す
る（第１図（Ｃ））。このとき、ｃｏｅ領域の保護膜７
をその膜厚を調整しながらエツチングすると、補助容量
の誘電物質の膜厚制御することができ補助容量として機
能する領域を同一面積で形成した場合、その容量値を制
御することができる。
Ｔのソース、ドレインコンタクトホール８．９を形成す
る（第１図（Ｃ））。このとき、ｃｏｅ領域の保護膜７
をその膜厚を調整しながらエツチングすると、補助容量
の誘電物質の膜厚制御することができ補助容量として機
能する領域を同一面積で形成した場合、その容量値を制
御することができる。
次にｎ型ａ−３ｉ：Ｈ膜１０を堆積する（第１図（ｄ）
）。
）。
次にＧＯＧ領域のＩＣチップとのコンタクト部にコンタ
クトホール１１，１２をあける（第１図（ｅ））。
クトホール１１，１２をあける（第１図（ｅ））。
次にムｌを含む金属膜を蒸着する（第１図（ｆ））。
この金属膜は選択的にエツチングされ、ＩＣ駆動用のパ
スライン１３、補助容量の対向電極１４、ＴＰＴのソー
ス電極への配線１６、ドレイン電極からの配線１″６の
各領域が形成される。金属膜が選択的にエツチングされ
た状態でｎ型ａ−３ｉ：Ｈ膜１ｏを同様なパターンでエ
ツチングする。その後に、ＩＣチップ１７をバンプ１Ｂ
、１９を用いてガラス基板１上に実装する。バンプ１８
はＩＣｉを駆動させる電力を供給するパスライン１３と
、ＩＣチップ１７に設置されている電力取り込み用のパ
ッド（図示せず）とを接続する役割をする。
スライン１３、補助容量の対向電極１４、ＴＰＴのソー
ス電極への配線１６、ドレイン電極からの配線１″６の
各領域が形成される。金属膜が選択的にエツチングされ
た状態でｎ型ａ−３ｉ：Ｈ膜１ｏを同様なパターンでエ
ツチングする。その後に、ＩＣチップ１７をバンプ１Ｂ
、１９を用いてガラス基板１上に実装する。バンプ１８
はＩＣｉを駆動させる電力を供給するパスライン１３と
、ＩＣチップ１７に設置されている電力取り込み用のパ
ッド（図示せず）とを接続する役割をする。
バンプ１９は、ＩＣチップ１７の信号出力用パッド（図
示せず）と、ソース電極への配線１５とを接続する役割
をする。
示せず）と、ソース電極への配線１５とを接続する役割
をする。
本実施例において、補助容量は、ゲート電極材料第２領
域４と、補助容量の対向電極１４と、これらの電極４，
１４間に位置する少なくともゲート絶縁膜６によって形
成される。なお、補助容量を形成際には、保護膜７を取
り除いた形態でも実現することができる。保護膜７を除
いた補助容量は、第１１ｇ（Ｃ＞の工程においてソース
、ドレインのコンタクトホール８，９をあける時に補助
容量形成領域も選択的にエツチングすれば良い。保護膜
７を除いた補助容量は、単位面積あたりの電気容量が多
くとれ、保護膜７を入れた補助容量は、ダスト等による
ピンホールによって電気的に短絡する確率が低くするこ
とができ、かつ補助容量の耐電圧を上げることができる
。なお、補助容量の対向電極１４は、ＩＣチップ１７の
基準電位を与えるパッド（図示せず）に接続されている
。
域４と、補助容量の対向電極１４と、これらの電極４，
１４間に位置する少なくともゲート絶縁膜６によって形
成される。なお、補助容量を形成際には、保護膜７を取
り除いた形態でも実現することができる。保護膜７を除
いた補助容量は、第１１ｇ（Ｃ＞の工程においてソース
、ドレインのコンタクトホール８，９をあける時に補助
容量形成領域も選択的にエツチングすれば良い。保護膜
７を除いた補助容量は、単位面積あたりの電気容量が多
くとれ、保護膜７を入れた補助容量は、ダスト等による
ピンホールによって電気的に短絡する確率が低くするこ
とができ、かつ補助容量の耐電圧を上げることができる
。なお、補助容量の対向電極１４は、ＩＣチップ１７の
基準電位を与えるパッド（図示せず）に接続されている
。
ｒｅチップ１７と補助容量の対向電極１４との距離りを
１μｍ以上１０μｍ以下になるようにして絶縁性物質２
６でおおい、ＩＣチップ１７を固定する。なお、絶縁性
物質２６は、ＩＣチップ１７とＩＣチップ１７を実装す
る基板との間に生じる空間（第１図（ｆ）では距離りと
なる）全体に充てんされているものではない。すなわち
、バンプ１８゜１９とＩＣチップ１７との接着面に生じ
る微細空間、またバンプ１Ｂ、１９とゲート電極材斜部
１゜第２領域との接着面およびその胸囲に生じる微少空
間には、絶縁性物質２θは満たされていない。
１μｍ以上１０μｍ以下になるようにして絶縁性物質２
６でおおい、ＩＣチップ１７を固定する。なお、絶縁性
物質２６は、ＩＣチップ１７とＩＣチップ１７を実装す
る基板との間に生じる空間（第１図（ｆ）では距離りと
なる）全体に充てんされているものではない。すなわち
、バンプ１８゜１９とＩＣチップ１７との接着面に生じ
る微細空間、またバンプ１Ｂ、１９とゲート電極材斜部
１゜第２領域との接着面およびその胸囲に生じる微少空
間には、絶縁性物質２θは満たされていない。
これは、すべての空間に絶縁性物質２６を満たすと、Ｉ
Ｃチップ１７とバンプ１８，１９、および基板側の導電
物質３．４との接触が十分にとれなくなるためである。
Ｃチップ１７とバンプ１８，１９、および基板側の導電
物質３．４との接触が十分にとれなくなるためである。
次に、本発明の第２の実施例について図面を参照しなが
ら説明する。第１の実施例では、いわゆるサンドイッチ
タイプの補助容量を示した。本実施例では、第２図に示
すように同一平面上に平行なギャップを設けた補助容量
について示す。第２図（ａ）は、本実施例の平面図であ
シ、第２図（１））は、同図（＋！Ｌ）ムー人′線にお
ける断面図である。なお第１図とＴＰＴの製造工程は同
じであるため、ＴＰＴ領域は略し、ＣＯＣ領域のみ示し
である。
ら説明する。第１の実施例では、いわゆるサンドイッチ
タイプの補助容量を示した。本実施例では、第２図に示
すように同一平面上に平行なギャップを設けた補助容量
について示す。第２図（ａ）は、本実施例の平面図であ
シ、第２図（１））は、同図（＋！Ｌ）ムー人′線にお
ける断面図である。なお第１図とＴＰＴの製造工程は同
じであるため、ＴＰＴ領域は略し、ＣＯＣ領域のみ示し
である。
第２図（！Ｌ）において、破線で囲まれた領域３１は、
ＩＣチップ１７が配される。第２図の構成は、第１の実
施例でも述べたように、補助容量の絶縁性薄膜に、保護
膜７のないゲート絶縁膜６だけを用いている。他の構成
要素は同じである。第１図（わと第２図（ｂ）とを対比
して説明する。第２図において、１はカラス基板、３は
ゲート電極材料第１領域、４は第２領域、６はゲート絶
縁膜、６はａ−３ｉ：Ｈ膜、１０はｎ型ａ−３ｉ：Ｈ膜
、１１と１２はコンタクトホール、１３はＩＣチップ駆
動用電力供給のパスライン、１６はソース電極への配線
である。これらの構成によって本実施例の補助容量は、
ＩＣチップ１７０基準電位を与えるアースライン３２よ
り延長された補助容量の対向電極３３と、パスライン１
３の延長線３４の電極と、この間に位置する絶縁膜６と
からなっている。ゲート電極材料第２領域４を第２図（
ｂ）のように選択的にエツチングしておけば、これらに
よっても本発明の補助容量は形成される。
ＩＣチップ１７が配される。第２図の構成は、第１の実
施例でも述べたように、補助容量の絶縁性薄膜に、保護
膜７のないゲート絶縁膜６だけを用いている。他の構成
要素は同じである。第１図（わと第２図（ｂ）とを対比
して説明する。第２図において、１はカラス基板、３は
ゲート電極材料第１領域、４は第２領域、６はゲート絶
縁膜、６はａ−３ｉ：Ｈ膜、１０はｎ型ａ−３ｉ：Ｈ膜
、１１と１２はコンタクトホール、１３はＩＣチップ駆
動用電力供給のパスライン、１６はソース電極への配線
である。これらの構成によって本実施例の補助容量は、
ＩＣチップ１７０基準電位を与えるアースライン３２よ
り延長された補助容量の対向電極３３と、パスライン１
３の延長線３４の電極と、この間に位置する絶縁膜６と
からなっている。ゲート電極材料第２領域４を第２図（
ｂ）のように選択的にエツチングしておけば、これらに
よっても本発明の補助容量は形成される。
なお、第２図（＆）においてパスライン延長線３４が、
アースライン３２の延長線である補助容量の対向電極３
３を囲むように構成されているが、回路構成上の要請や
、信号の安定性を考慮して、アースラインがパスライン
を囲むように構成してもよく、その場合、アースライン
をガラス基板１の配線等のない空領域に広げておいても
良い。このようにしてクシ形の補助容量を形成できた。
アースライン３２の延長線である補助容量の対向電極３
３を囲むように構成されているが、回路構成上の要請や
、信号の安定性を考慮して、アースラインがパスライン
を囲むように構成してもよく、その場合、アースライン
をガラス基板１の配線等のない空領域に広げておいても
良い。このようにしてクシ形の補助容量を形成できた。
なお、ＩＣチップを実装するときには、第１図（０に示
したようにＩＣチップと基板上導電物との距離２５を１
μｍ以上１０μｍ以下になるように絶縁性物質２６で固
定した。
したようにＩＣチップと基板上導電物との距離２５を１
μｍ以上１０μｍ以下になるように絶縁性物質２６で固
定した。
発明の効果
以上のように、本発明によってＣＯＧ実装されたＩＣチ
ップの下に、薄膜トランジスタを形成するための工程と
異なる特別な工程を必要とせず、ＩＣチップ駆動用の補
助容量を形成することができ、製造工程を簡素化でき、
製造コストの削減を図ることができる。また、補助容量
とＩＣチップは積層される形態となるために、ガラス基
板の利用効率をさらに上げることができる。
ップの下に、薄膜トランジスタを形成するための工程と
異なる特別な工程を必要とせず、ＩＣチップ駆動用の補
助容量を形成することができ、製造工程を簡素化でき、
製造コストの削減を図ることができる。また、補助容量
とＩＣチップは積層される形態となるために、ガラス基
板の利用効率をさらに上げることができる。
第１図は本発明の補助容量の形成方法の一実施例の工程
を説明する断面図、第２図は本発明の第２の実施例を示
した平面図と断面図である。 １・・・・・・ガラス基板、２・・・・・・ゲート電極
、３・・・・・ゲート電極第１領域、４・・・・・・ゲ
ート電極第２領域、６・・・・・・ゲート絶縁膜、６・
・・・・ａ−８ｉ：Ｈ膜、７・・・・・・保護膜、８，
９，１１．１２・・・・・・コンタクトホール、１０・
・・・・・ｎ１ａ−８ｉ：Ｈｉ、１３・・・・・・パス
ライン、１４ 、３３・・・・・・補助容量の対向電極
、１５・・・・・ソース電極への配線、１７・・・・・
・工Ｃチップ、１・８．１９・・・・・・バンプ、２６
・・・・・・絶縁性物質、３２・・・・・・アースライ
ン、３４・・・・・・パスライン延長線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１３
−−−パスライン ／８．／９−−−バンプ Ｌ−一−）４と１７の距離 第 １ 図 （Ｚの２） 荘 ２ ゝ
を説明する断面図、第２図は本発明の第２の実施例を示
した平面図と断面図である。 １・・・・・・ガラス基板、２・・・・・・ゲート電極
、３・・・・・ゲート電極第１領域、４・・・・・・ゲ
ート電極第２領域、６・・・・・・ゲート絶縁膜、６・
・・・・ａ−８ｉ：Ｈ膜、７・・・・・・保護膜、８，
９，１１．１２・・・・・・コンタクトホール、１０・
・・・・・ｎ１ａ−８ｉ：Ｈｉ、１３・・・・・・パス
ライン、１４ 、３３・・・・・・補助容量の対向電極
、１５・・・・・ソース電極への配線、１７・・・・・
・工Ｃチップ、１・８．１９・・・・・・バンプ、２６
・・・・・・絶縁性物質、３２・・・・・・アースライ
ン、３４・・・・・・パスライン延長線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１３
−−−パスライン ／８．／９−−−バンプ Ｌ−一−）４と１７の距離 第 １ 図 （Ｚの２） 荘 ２ ゝ
Claims (2)
- （１）ガラス基板上に同一材料で薄膜トランジスタのゲ
ート電極、補助容量の一方の電極となる第１の領域及び
第２の領域を形成する第１の工程と、前記ゲート電極及
び第１、第２の領域上にゲート絶縁膜、活性膜及び保護
膜を順に積層する第２の工程と、前記第１の領域の上方
に位置する前記ゲート絶縁膜、活性膜及び保護膜を膜厚
を調整しつつエッチングする第３の工程と、前記第１、
第２の領域に達するＩＣチップコンタクト用コンタクト
ホールを形成する第４の工程と、金属膜を蒸着し、前記
補助容量の他方の電極、薄膜トランジスタのソース電極
及びドレイン電極を選択的に形成する第５の工程とを含
み、前記第１の領域と他方の電極間に位置する少なくと
もゲート絶縁膜によって補助容量を形成することを特徴
とする補助容量形成方法。 - （２）ガラス基板上に同一材料で薄膜トランジスタのゲ
ート電極、ＩＣチップを前記薄膜トランジスタに電気的
に結合するための第１、第２の領域を形成する第１の工
程と、前記ゲート電極、第１、第２の領域上にゲート絶
縁膜、活性膜及び保護膜を順に積層する第２の工程と、
前記第１、第２の領域の上方に位置する前記ゲート絶縁
膜、活性膜及び保護膜を膜厚を調整しつつエッチングす
る第３の工程と、前記第１、第２の領域に達するＩＣチ
ップコンタクト用コンタクトホールを形成する第４の工
程と、前記コンタクトホールの間に位置しかつ前記膜厚
の調整されたゲート絶縁膜の上方に金属膜を蒸着し、結
合容量を構成する二電極を選択的に形成する第５の工程
とを含み、前記結合容量を結合するための一方の電極を
アースラインに他方の電極をＩＣチップの基準電位を供
給するラインに電気的に結合し、これらの二電極及び電
極間に位置する少なくともゲート絶縁膜によって補助容
量を形成することを特徴とする補助容量形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117298A JPH0787241B2 (ja) | 1988-05-13 | 1988-05-13 | 補助容量形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117298A JPH0787241B2 (ja) | 1988-05-13 | 1988-05-13 | 補助容量形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01286463A true JPH01286463A (ja) | 1989-11-17 |
| JPH0787241B2 JPH0787241B2 (ja) | 1995-09-20 |
Family
ID=14708291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117298A Expired - Lifetime JPH0787241B2 (ja) | 1988-05-13 | 1988-05-13 | 補助容量形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787241B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753542A (en) * | 1985-08-02 | 1998-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for crystallizing semiconductor material without exposing it to air |
| US5962869A (en) * | 1988-09-28 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor material and method for forming the same and thin film transistor |
-
1988
- 1988-05-13 JP JP63117298A patent/JPH0787241B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753542A (en) * | 1985-08-02 | 1998-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for crystallizing semiconductor material without exposing it to air |
| US5962869A (en) * | 1988-09-28 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor material and method for forming the same and thin film transistor |
| US6881615B2 (en) | 1988-09-28 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for crystallizing semiconductor material without exposing it to air |
| US7435635B2 (en) | 1988-09-28 | 2008-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for crystallizing semiconductor material |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787241B2 (ja) | 1995-09-20 |
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