JPH01286523A

JPH01286523A - 位相ロックループ回路

Info

Publication number: JPH01286523A
Application number: JP63114571A
Authority: JP
Inventors: Masaaki Yamabayashi; 正明山林
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 1988-05-13
Filing date: 1988-05-13
Publication date: 1989-11-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コこの発明は位相ロックループ回路（以下ＰＬＬと略記す
る）に関するものである。

［従来の技術］第３図は従来のこの種の回路を示すブロック図で、図に
おいて（１）は第１のフリップフロップ（以下フリップ
フロップをＦ／Ｆと略記する）、（２）は第２のＦ／Ｆ
、（３）はナントゲート、（４０）は演算増幅器、（５
）ｉ、ｔＶｃｏ（電圧制御発振器）、（６）は分周器で
ある。また（７）は基準位相のパルスを、（８）は出力
信号、（９）はフィードバック信号を示す。

第４図は第３図の回路の各部の信号を表す動作タイムチ
ャートである。第４図（ａ＞は基準位相のパルス（７）
を示し、第４図（ｂ）、（Ｃ）はフィードバック信号（
９）を示し、（ｂ）は基準位相のパルス（７）よりフィ
ードバック信号（９）の位相が遅れた場合、（ｃ）は（
７）より（９）の位相が進んだ場合を示す。第４図（ｄ
）は第４図（ａ）、（ｂ）の組み合わせのときのＦ／Ｆ
　（１）の出力を、第４図（ｅ）は第４図（ａ＞、（Ｃ
）の組み合わせのときのＦ／Ｆ（２）の出力を示す。

Ｆ／Ｆ（１）、（２）において、Ｄは信号入力端子、Ｃ
Ｌはクロック入力端子、Ｑは出力端子、蚕は反転出力端
子、Ｒはリセット信号入力端子である。これらＦ／Ｆ（
１）、（２）の直流正電源端子（図示せず）には＋Ｖｃ
ｃｌが接続され、直流負電源端子（図示せず）は接地さ
れている。また端子りには＋Ｖｃｃｌが接続されている
。

基準位相のパルス（７）がＦ／Ｆ（１）のＣＬ゛に入力
すると、その時点のＤ端子の電位±Ｖｃｃ１が論理「Ｈ
」の電位としてセットされ、Ｑ端子の電位がほぼ＋Ｖｃ
ｃｌに等しくなる。この場合Ｑ端子の電位は、はぼ接地
電位（を位０とする）に等しくなる。Ｆ／Ｆ　（２）の
ＣＬにフィードバック信号（９）が入力したときも同様
の動作が起こる。ナントゲート（３）はその２人力が共
に「Ｈノになると論理ｒｌ、Ｊの信号をＦ／Ｆ（１）。

（２）のＲ端子に与えてＦ／Ｆ（１）、（２）を共にリ
セットする。リセット状態ではＱ端子の電位がほぼ０に
なり、Ｑ端子の電位がほぼ＋Ｖｃｃ１となる。

第４図（ａ）、（ｂ）に示す位相関係では、Ｆ／Ｆ（１
）が基準位相のパルス（７）のクロックによりセットさ
れて小時間の後、Ｆ／Ｐ（２）がフィードバック信号（
９）のクロックによりセットされ、Ｆ／Ｆ（２）がセッ
トされると直ちにナントゲート（３）からの出力でＦ／
Ｆ（１）、（２）が同時にリセットされる。従ってＦ／
Ｆ（１）の出力波形は第１！Ｉ（ｄ）に示す通りになり
、この場合Ｆ／Ｆ（２）はセットされて直ちにリセット
されるので、実際上はリセット状態を継続したことと同
様になる。

第４図（ａ＞、（ｃ）に示す位相関係では、フィードバ
ック信号（９）をクロックとしてＦ／Ｆ（２）がセット
され小時間の後、Ｆ／Ｆ（１）が基準位相のパルス（７
）のクロックによりセットされ、Ｆ／Ｆ（１）がセット
されると直ちにナントゲート（３）からの出力でＦ／Ｆ
（１）、（２）が同時にリセットされる。従ってＦ／Ｆ
（２）の出力波形は第４図（ｅ）に示す通りになり、Ｆ
／Ｆ（１）からは出力がない、Ｆ／Ｆ（１）、（２）の
出力波形を平滑化すると第４図にＶｄで示す直流電圧に
なる。

Ｆ／Ｆ（１）の出力を平滑化して演算増幅器（４０）の
反転入力端子に入力し、Ｆ／Ｆ（２＞の出力を平滑化し
て演算増幅器（４０）の非反転入力端子に入力し、この
２人力の差を演算増幅器（４０）で増幅してＶＣＯ（５
）の発振周波数を制御し、必要な場合は分周器（６）を
設けてフィードバック信号（９）を生成する。

即ち、（１）、（２）、（３）によって構成される位相
比較器から、（４０）−（５）−＜６＞−位相比較器、
のフィードバック回路によってＰＬＬを構成する。この
ＰＬＬのフィードバック制御によって出力信号（８）の
位相を基準位相のクロック（７）に同期する。なお、Ｐ
ＬＬの特性を改善するため演算増幅器（４０）で積分回
路、微分回路等を構成することがある。

ＰＬＬのルーブゲーンは十分に大きくなっており、位相
同期が確立した近辺では誤差信号（第４図のＶｄ）の大
きさが小さく、Ｖｄは接地電位に極めて近い、このよう
に接地電位に極めて近い入力電圧を正確に増幅するため
には、演算増幅器の電源の負側を接地することは好まし
くない。第３図に示す演算増幅器（４０）の電源として
、正側に＋Ｖｃｃ２を、負側に−Ｖｃｃ２を設けである
のはこのためである。

［発明が解決しようとする課題］以上のように従来の回路では演算増幅器に＋（正）と−
（負）の２種の電源を必要とする。然しこの種の回路の
他の部品、たとえばＦ／Ｆ　、ゲート、ｖｃｏ、分周器
等は総て負の電源は必要とせず、電源端子の片方の側は
接地すればよいので、演算増幅器のためだけに負の直流
電源を設けることは、そのために回路の構成を複雑にし
、消費電力、空間利用率、信頼性などの点から好ましく
ないという問題があった。

この発明は上記の課題を解決するためになされたもので
、単一電源の演算増幅器を用いることができる位相ロッ
クループ回路を得ることを目的としている。

［課題を解決するための手段］この発明では位相比較器の出力が＋Ｖｃｃｌ／２の電圧
を中心として出力されるようにした。

［作用］位相比較器の出力が＋Ｖ　ｃ　ｃ　１　／　２を中心値
として出力され、この出力が演算増幅器に入力されるよ
うにしたので、演算増幅器の電源の片方を接地しても何
ら差し支えがなくなる。

［実施例］以下、この発明の実施例を図面を用いて説明する。第１
図はこの発明の一実施例を示すブロック図で、図におい
て第３図と同一符号は同一または相当部分を示し、（４
）は演算増幅器で、その正電源端子は＋Ｖｃｃ２の直流
電圧に接続され、その負電源端子は接地される。また、
Ｆ／Ｆ（１）の出力端子ＱとＦ／Ｆ　（２）の反転出力
端子Ｑとの間に抵抗が接続され、この抵抗の中点が位相
比較器の出力端子として演算増幅器（４）の反転入力端
子に接続される。演算増幅器（４）の非反転入力端子に
は＋Ｖ　ｃ　ｃ　１　／　２の電圧値の直流電圧が接続
されている。

第１図に示す接続では、位相比較器の出力点、すなわち
演算増幅器（４）の反転入力端子の電圧はＦ／Ｆ（１）
がセット状態、Ｆ／Ｆ（２＞がリセット状態のとき＋Ｖ
ｃｃｌに、Ｆ／Ｆ（１）がセット状態、Ｆ／Ｆ（２）が
セット状態のとき＋Ｖ　ｃ　ｃ　１　／　２に、Ｆ／Ｆ
（１）がリセット状態、Ｆ／Ｆ（２＞がリセット状態の
とき＋Ｖｃｃｌ／２に、Ｆ／Ｆ（１）がリセット状態、
Ｆ／Ｆ（２）がセット状態のときに０になる。

第２図は第１図に示す回路の各部の信号を表す動作タイ
ムチャートで、第２図（ａ）、（ｂ）。

（Ｃ）は第４図（ａ）、（ｂ）、（ｃ）と同一信号を示
す、第１図のＦ／Ｆ（１）、（２）とナントゲート（３
）とは第３図の同一符号の部分と同様に動作するので、
演算増幅器（４）の反転入力端子への入力電圧は、第２
図（ａ）、（ｂ）に示す位相関係のとき第２図（ｄ）に
示す波形となり、第２図（ａ）、（ｃ）に示す位相関係
のとき第２図（ｅ）に示す波形となり、その平均値はと
もに＋Ｖｃｃｌ／２を中心として変化し、位相同期が確
立した近辺では＋Ｖ　ｃ　ｃ　１　／　２に近い値とな
る。

反転入力端子の電圧が＋Ｖ　ｃ　ｃ　１　／　２を中心
に変化し、非反転入力端子の電圧が＋Ｖ　ｃ　ｃ　１　
／　２に固定されている演算増幅器（４）の負電源端子
はこれを接地することができ、演算増幅器（４）の電源
は単一の電源子Ｖｃｃ２で足り、＋Ｖｃ　ｃ　２＝＋Ｖ
ｃｃｌとしても差し支えない。

また、比較周波数が数１００ｋＨｚ以上のように高く、
ループの帯域幅の広いＰＬＬの場合、低周波用の演算増
幅器を使用することによる内部構造からくる最大出力振
幅特性の制限が１／２になるという効果を得ることがで
き、このように高い位相比較周波数に対して低周波用の
安価な演算増幅器で安定したＰＬＬを構成できることは
装置のコスト低下に有効となる。

［発明の効果］以上のようにこの発明によれば、単一の電源電圧で使用
する演算増幅器を用いることが可能になりＰＬＬを構成
する回路を、電源回路を含めて総合的に簡単な回路にす
ることができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の各部の・信号を示す動作タイムチャート、第
３図は従来の装置を示すブロック図、第４図は第３図の
各部の信号を示す動作タイムチャート。（１）・・・第１のフリップフロップ、（２）・・・第
２のフリップフロップ、（３）・・・ナントゲート、（
４）・・・演算増幅器、（５）・・・ＶＣｏ、（７）・
・・基準信号のパルス、（９）　・・・フィードバック
信号。

Claims

【特許請求の範囲】基準位相のパルスのクロックによって＋Ｖｃｃ１の電圧
が論理「Ｈ」の電位としてセットされる第１のフリップ
フロップ、フィードバック信号のクロックによって＋Ｖｃｃ１の電
圧が論理「Ｈ」の電位としてセットされる第２のフリッ
プフロップ、上記第１のフリップフロップと上記第２のフリップロッ
プが共に論理「Ｈ」であることを検出して上記第１及び
第２のフリップフロップを接地電位である論理「Ｌ」の
電位にリセットする手段、上記第１のフリップフロップ
の出力端子と上記第２のフリップロップの反転出力端子
との間に接続される抵抗、この抵抗の中点が反転入力端子に接続され、その非反転
入力端子には＋Ｖｃｃ１／２の電圧値の直流電圧が接続
され、その正電源端子は＋Ｖｃｃ２の直流電圧に、その
負電源端子は接地にそれぞれ接続される演算増幅器、上記抵抗の中点の電圧と＋Ｖｃｃ１／２の電圧の差を上
記演算増幅器で増幅して平滑化した電圧によりその発振
周波数が制御されるＶＣＯ、このＶＣＯの出力から上記
フィードバック信号を生成する手段、を備えた位相ロックループ回路。