JPH01286524A - Ｐｌｌ保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は位相同期ループ（ＰＬＬ）の保護を行うＰＬＬ
保護回路（二関し、特にＶＴＲレーザディスク再生信号
をディジタル信号処理する際のクロック発生用ＰＬＬ保
護回路に関する。

〔従来の技術〕

従来のＰＬＬ保護回路の一例を第４図に示す。

このＰＬＬ保護回路は、台形波発生回路１、この回路に
接続されるスイッチ３、このスイッチ出力をホールドす
るコンデンサＣ１、増幅器４、ループフィルタ５、スイ
ッチ１１、コンデンサｃ２、ｖＣｏ６、サンプリングパ
ルスを発生するサンプリングパルス発生器２、およびコ
ンデンサｃ１に接続されたコンパレータ７．８、これら
コンパレータ７．８に接続されたＯＲ回路９、およびモ
ノステーブルマルチバイブレータ（以下モノマルチとい
う）回路１０より構成される。

この回路において、ｖＣｏ６の発振出力は設定分周値に
より分周されて入力端子２２から台形波発生回路１に入
力されており、一方入力端子２１からの基準信号はサン
プルパルス発生器２によりパルス幅一定のサンプリング
パルスに変換される。このサンプル時にスイッチ３を閉
じ、コンデンサＣ１を充電する。出力電圧は増幅器４、
ループフィルタ５を通してｖＣｏ６に印加される。この
時、スイッチ１１は閉じている。コンパレータ７の逆相
端子には基準電圧ＶＨが印加され、正相端子はコンデン
サＣ１に接続されている。一方コンパレータ８の正相端
子には、電圧ｖＨより小さい電圧の基準電圧ＶＬが印加
され、逆相入力端子はコンデンサＣ１に接続されている
。

この場合、コンデンサＣ１の電圧が、電圧ＶＨより大き
くなるか電圧Ｖｃより小さくなった場合に限り、ＯＲ回
路９がロウ（Ｌ）から（Ｈ）に立上がる。このＯＲ回路
９の立上りから一定時間だけ出力するパルスをモノマル
チ回路１０から取り出し、スイッチ１１を開くことによ
り、コンデンサＣ２にＰＬＬのエラー電圧をホールドし
、ＰＬＬの系を一時切離なす、コンデンサＣ１で検出さ
れた異常電圧が増幅器４、ループフィルタ５を通過する
遅延時間があるので、スイッチ１１は異常電圧がループ
フィルタ５に伝わる前に開き、系が乱れることはない、
また、モノマルチ回路１０は１変動作すると、次に動作
するまでに一定の時間間隔を取り、常にホールドがかか
らない構成となっている。

〔発明が解決しようとする課題〕

上述した従来のＰＬＬ保護回路は、アナログ回路による
構成となっているためにＬＳＩ化に適しておらず、また
ホールド用コンデンサにのるノイズによって回路が誤動
作してしまうという欠点がある。

本発明の目的は、このような欠点を除き、簡単な回路に
より、回路の誤動作を防止したＰＬＬ保護回路を提供す
ることにある。

〔課題を解決するための手段〕

本発明の構成は、制御電圧によって発振を行う電圧制御
発振器と、この電圧制御発振器の出力を分周したＶＣｏ
分周信号（または基準信号）を入力して台形波を出力す
る台形波発生器と、前記基準信号（または■Ｃｏ信号）
を入力してサンプリングパルスを出力するサンプリング
パルス発生器と、前記台形波の傾斜部を前記サンプリン
グパルスでサンプリングしその電圧をホールドして誤差
電圧として出力する第１の保持回路と、前記誤差電圧を
入力するループフィルタと、このループフィルタの出力
を前記制御電圧として出力すると共に異常時にこの出力
をホールドする第２の保持回路とを含むＰＬＬ保護回路
において、前記台形波の傾斜時に発生するパルスと前記
サンプリングパルスとの位相状態を検出し前記サンプリ
ングが前記傾斜時以外の区面で行われた場合に異常と判
定し前記制御電圧をホールドすることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明する波形図である０本実施例のＰＬＬ保
護回路は、台形波発生回路１と、この台形発生回路１に
接続されるスイッチ３と、このスイッチ出力をホールド
するコンデンサＣ１と、増幅器４と、ループフィルタ５
と、スイッチ１１と、コンデンサＣ２と、ｖＣｏ６と、
サンプリングパルス発生器２と、このサンプリングパル
ス発生器２の出力をクロックとするＤ型フリップフロッ
プ（Ｄ−ＦＦ）１２とから構成される。サンプリング発
生器２の入力には入力端子２１から基準信号が入力され
、台形波発生回路１の入力には入力端子２２からｖＣｏ
の分周信号が入力される。

Ｄ型プリップフロップ１２のＤ入力には、第２図のよう
に、台形波の傾斜時にのみ出力されるパルスが入力され
る。ＰＬＬがロックしている時は、サンプルパルスが台
形波の傾斜部にあるので、Ｄ−ＦＦ１２の出力はロウレ
ベルとなる。また、ＰＬＬが外れた場合や、サンプルパ
ルスが異常な位置にきたときには、Ｄ−ＦＦ　１２の出
力はロウレベルからハイレベルに変化し、モノマルチ回
路１０を通り一定時間ＶＣＯ６の印加電圧をホールドす
ることにより、ＰＬＬ回路の異常動作を未然に防止して
いる。

第３図は本発明の第２の実施例をブロック図である。第
１の実施例は入力端子２１からの基準信号でサンプルパ
ルスを発生していたが、本実施例では入力端子２２のＶ
ＣＯの分周信号により、サンプルパルスを発生させ、基
準信号により台形波を作っている。この場合も、第１の
実施例と同様に動作することは明らかであろう。

〔発明の効果〕

以上説明したように本発明は、ＰＬＬの異常動作を検知
してＶＣＯの印加電圧をホールドしており、ノイズなど
によるＰＬＬの系の乱れを防止することができると共に
簡単なディジタル回路で構成されるため、調整を不要と
しＬＳＩ化が容易であるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図の動作を説明する波形図、第３図は本発明の第２
の実施例のブロック図、第４図は従来のＰＬＬｇＡＮ回
路の一例のブロック図である。 １・・・台形波発生回路、２・・・サンプルパルス発生
器、３，１１・・・スイッチ、４・・・増幅器、５・・
・ループフィルタ、６・・・ｖＣｏ、７．８・・・コン
パレータ、９・・・ＯＲ回路、１０・・・スイッチ、１
２・・・Ｄ−フリップフロップ、Ｃ１，Ｃ２・・・コン
デンサ。

Claims (1)

【特許請求の範囲】
1. 　制御電圧によって発振を行う電圧制御発振器と、この
   電圧制御発振器の出力を分周したＶＣＯ分周信号（また
   は基準信号）を入力して台形波を出力する台形波発生器
   と、前記基準信号（またはＶＣＯ信号）を入力してサン
   プリングパルスを出力するサンプリングパルス発生器と
   、前記台形波の傾斜部を前記サンプリングパルスでサン
   プリングしその電圧をホールドして誤差電圧として出力
   する第１の保持回路と、前記誤差電圧を入力するループ
   フィルタと、このループフィルタの出力を前記制御電圧
   として出力すると共に異常時にこの出力をホールドする
   第２の保持回路とを含むＰＬＬ保護回路において、前記
   台形波の傾斜時に発生するパルスと前記サンプリングパ
   ルスとの位相状態を検出し前記サンプリングが前記傾斜
   時以外の区面で行われた場合に異常と判定し前記制御電
   圧をホールドすることを特徴とするＰＬＬ保護回路。