JPS6182535A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS6182535A JPS6182535A JP59202917A JP20291784A JPS6182535A JP S6182535 A JPS6182535 A JP S6182535A JP 59202917 A JP59202917 A JP 59202917A JP 20291784 A JP20291784 A JP 20291784A JP S6182535 A JPS6182535 A JP S6182535A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- pulse
- circuit
- counter
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
２信号間の位相の進み、及び遅れによって位相比較器か
ら出力されるパルスを７ツプダウンカウンタにより計数
し、前記アップダウンカウンタの計数出力によって発振
周波袂がロエ変とされる位相同期回路において、位相の
一致及び位相はずれの回ａ２を加算または減算する加減
算カウンタと、前記ｍＩＪｊ、ｇカウンタが所定の計数
値とな・つたときブレーキ用の出力信号を選択するパル
ス選択出力回路と、前記パルス選択出力回路から得られ
る信号を前記位相比較器のパルスに重畳するパルス７１
！ｌ算回路を備えていることを特徴とする位相同期回路
＠３、発明の詳細な説明 〔産業上の利用分野〕 この発明は、人力（Ｍ号の位相に追随する位相同期回Ｎ
（Ｐｈａｓｅ −Ｌｏｃｋ −Ｌｏｏｐ ）に係わり
、特に位相同期される電圧制御発憑器とロックするため
の入力信号の周波数が大幅に異なる場合に好適な入力信
号の位相に追随する位相同期回路に関するものである。
ら出力されるパルスを７ツプダウンカウンタにより計数
し、前記アップダウンカウンタの計数出力によって発振
周波袂がロエ変とされる位相同期回路において、位相の
一致及び位相はずれの回ａ２を加算または減算する加減
算カウンタと、前記ｍＩＪｊ、ｇカウンタが所定の計数
値とな・つたときブレーキ用の出力信号を選択するパル
ス選択出力回路と、前記パルス選択出力回路から得られ
る信号を前記位相比較器のパルスに重畳するパルス７１
！ｌ算回路を備えていることを特徴とする位相同期回路
＠３、発明の詳細な説明 〔産業上の利用分野〕 この発明は、人力（Ｍ号の位相に追随する位相同期回Ｎ
（Ｐｈａｓｅ −Ｌｏｃｋ −Ｌｏｏｐ ）に係わり
、特に位相同期される電圧制御発憑器とロックするため
の入力信号の周波数が大幅に異なる場合に好適な入力信
号の位相に追随する位相同期回路に関するものである。
入力信号の周波数ｆｔ に位相同期する位相同期回路（
以下ＰＬＬ＠略という）としては、第４図に示すような
回路が知られている。
以下ＰＬＬ＠略という）としては、第４図に示すような
回路が知られている。
この回路において、１はデジタル型の位相比較器、２は
アップダウンカウンタ（Ｕ／Ｄカウンタ）、３はＤ／Ａ
変侯器、４は電圧ｌｌｌ１１制御発振器、５は１／Ｎ分
周回路を示している。
アップダウンカウンタ（Ｕ／Ｄカウンタ）、３はＤ／Ａ
変侯器、４は電圧ｌｌｌ１１制御発振器、５は１／Ｎ分
周回路を示している。
このＰＬＬ回路は、位相比較器１において入力進み、ま
たは遅れたときに発生する位相エラー検逼圧制御発退器
４を制御するように４成されている。このＰＬＬＤＯ略
は、ｌ／Ｎ分周回路５によって両者の周波数関係がｆｉ
＜ｒ、の場合でも位相クツりすることができる。
たは遅れたときに発生する位相エラー検逼圧制御発退器
４を制御するように４成されている。このＰＬＬＤＯ略
は、ｌ／Ｎ分周回路５によって両者の周波数関係がｆｉ
＜ｒ、の場合でも位相クツりすることができる。
この位相同期回路で採用されているフジタル型の位相比
較器１は、入力側の周波数ｆ岨に対して分子Ｏ 周波−の位相が進んでいるときはアップパルスを出力し
、逆に遅れているときはタウンパルスが出力されるよう
に構成されており、この検出パルスがＵ／Ｄカウンタ２
によって逐次加算または減算される。
較器１は、入力側の周波数ｆ岨に対して分子Ｏ 周波−の位相が進んでいるときはアップパルスを出力し
、逆に遅れているときはタウンパルスが出力されるよう
に構成されており、この検出パルスがＵ／Ｄカウンタ２
によって逐次加算または減算される。
したがって、Ｕ／Ｄカウンタ２は完全に積分器と動作し
ていることになり、Ｄ／Ａ変換器３の積分された制御信
号ｅ（１と電圧制御発振器４の発振周波数ｆＱの変化（
または分周波μの変化）は８５図に示すように９０°の
位相差をもって振動することになる。
ていることになり、Ｄ／Ａ変換器３の積分された制御信
号ｅ（１と電圧制御発振器４の発振周波数ｆＱの変化（
または分周波μの変化）は８５図に示すように９０°の
位相差をもって振動することになる。
そのため、従来は第４図の点線で示すように位相ロック
ループ内に進み位相回路６を入れて発掘揺彼数ｆ０の振
動を抑圧（収斂）させることが行われているが、入力鋼
の周波数ｆ、が、例えばテレビの垂直同期信号にみられ
るように低い場合は、この進み位相回路６（微分回路）
の時定数が非常に長くなり、アナログ回路で充分な性能
を有するものが得られないという問題があり、また、特
にｆ。
ループ内に進み位相回路６を入れて発掘揺彼数ｆ０の振
動を抑圧（収斂）させることが行われているが、入力鋼
の周波数ｆ、が、例えばテレビの垂直同期信号にみられ
るように低い場合は、この進み位相回路６（微分回路）
の時定数が非常に長くなり、アナログ回路で充分な性能
を有するものが得られないという問題があり、また、特
にｆ。
＜ｆｏのとぎは分局比ｎが非常に大きくなるので。
電圧制御発振器４の発振周波数変動が犬ぎくなり、この
発振周波数ｆｏをクロツク信号等に利用することができ
ないという問題がある。
発振周波数ｆｏをクロツク信号等に利用することができ
ないという問題がある。
この発明は、かかる問題点を解決するためにデジタル的
な信号処理回路によって、位相同期回路の振動幅が大き
くなったときはこれを速やかに収斂するための制御信号
なＵ／Ｄカウンタ２に入力して、位相−ツク状態におけ
る振動をきわめて小さくてることができる位相同期回路
を提供するものである。
な信号処理回路によって、位相同期回路の振動幅が大き
くなったときはこれを速やかに収斂するための制御信号
なＵ／Ｄカウンタ２に入力して、位相−ツク状態におけ
る振動をきわめて小さくてることができる位相同期回路
を提供するものである。
第１図はこの発明の位相同期回路の一実施例を示したも
ので、例えばテレビの垂直同期信号に位相ロックされて
サンプリングを行うときの実施例を示している。この図
で、１１は位相比較器、１２はＵ／Ｄカウンタ、１３は
Ｄ／Ａ変換器、１４は電圧制御発振器、１５はＩ／Ｎ分
周回路（カウンタ）である。
ので、例えばテレビの垂直同期信号に位相ロックされて
サンプリングを行うときの実施例を示している。この図
で、１１は位相比較器、１２はＵ／Ｄカウンタ、１３は
Ｄ／Ａ変換器、１４は電圧制御発振器、１５はＩ／Ｎ分
周回路（カウンタ）である。
一点鎖線で囲った部分１６は位相同期制御回路を示１−
１例えば位相差検出回路１６ａ、７ＪＯ減算カウンタ１
６ｂ、パルス選択出カ回路１６Ｃ，パルス加算回１＆
１６ ｄ等によって構成されている。
１例えば位相差検出回路１６ａ、７ＪＯ減算カウンタ１
６ｂ、パルス選択出カ回路１６Ｃ，パルス加算回１＆
１６ ｄ等によって構成されている。
なお、この発明の位相同期回路をテレビ信号のサンプリ
ングに利用するときは、Ａ／Ｄ 変換器１７゜Ｖ同期検
出回路１８を設け、前記電圧制御発振器１４から出力さ
れるクロック（ＣＫ ）によってビデオ信号をデジタル
信号に変侠し、端子りよりデジタル処理回路に供給する
ものである。
ングに利用するときは、Ａ／Ｄ 変換器１７゜Ｖ同期検
出回路１８を設け、前記電圧制御発振器１４から出力さ
れるクロック（ＣＫ ）によってビデオ信号をデジタル
信号に変侠し、端子りよりデジタル処理回路に供給する
ものである。
以下、この発明の人力信号に追随する位相同期回１６
（Ｐ Ｌ Ｌ回路）の動作につ〜゛て、第２図の波形図
を参照して説明する。
（Ｐ Ｌ Ｌ回路）の動作につ〜゛て、第２図の波形図
を参照して説明する。
位相比較器１１には垂直位置を示す信号（波形ＶＤ）を
示す入力１Ｊ号と電圧１［１ｊ御発振器１４０発画周波
数ｆ０をＫに分局した信号Ｖ’ Ｓが入力されており、
波形図に示すようにこの肉、４の位ｉ！ｕ ＩＡ＝ＶＣ
基づいて位相比ａ器１１からアップパルスＰワとダウン
パルスＰＤが出力される。
示す入力１Ｊ号と電圧１［１ｊ御発振器１４０発画周波
数ｆ０をＫに分局した信号Ｖ’ Ｓが入力されており、
波形図に示すようにこの肉、４の位ｉ！ｕ ＩＡ＝ＶＣ
基づいて位相比ａ器１１からアップパルスＰワとダウン
パルスＰＤが出力される。
したがって、従来と同様に位相同期しているＴ。
の時点ではアンプパルスＰ、とダウンパルスＰＤが発生
し、信号ｖＳの位相が遅れたで２の時点ではアップパル
スＰυが、信号ｖＳの位相が進んでいａ’ｒｓの時点で
ダウンパルスＰＤが出力され、位相同期制御回路１６が
ないときはそのままＵ／Ｄカウンタ１２九入力されて積
分される。
し、信号ｖＳの位相が遅れたで２の時点ではアップパル
スＰυが、信号ｖＳの位相が進んでいａ’ｒｓの時点で
ダウンパルスＰＤが出力され、位相同期制御回路１６が
ないときはそのままＵ／Ｄカウンタ１２九入力されて積
分される。
しかしながら、前述したようにＵ／Ｄカウンタ１２は完
全な積分型になっているため、電圧制御発振器１４の発
振周波ａｆ０はかなりの周波数範囲で振動しており、こ
のような発振周波数ｆ。をビデオ信号のサンプリングパ
ルスとすることは不適当である。
全な積分型になっているため、電圧制御発振器１４の発
振周波ａｆ０はかなりの周波数範囲で振動しており、こ
のような発振周波数ｆ。をビデオ信号のサンプリングパ
ルスとすることは不適当である。
そこで、この発明では位相同期制御回路１６を設けるこ
とによって、位相誤差が発生したときには大きなブレー
キ信号を位相エラーを示すアップパルスＰＴＩまたはダ
ウンパルスＰｏに加えて、撮動が早く収斂し５て同期状
態になるように制御する。
とによって、位相誤差が発生したときには大きなブレー
キ信号を位相エラーを示すアップパルスＰＴＩまたはダ
ウンパルスＰｏに加えて、撮動が早く収斂し５て同期状
態になるように制御する。
位相同期側＃回路１６の位相差検出回路１６ａは１位相
同期しているＴ１の時点ではプラスパルスＰ＋を出力し
て加減算カウンタ１６ｂの計数値を増加させ、位相同期
がはずれている’ｒ、、’ｒ、の時点ではマイナスパル
スＰ−を加減算カウンタ１６ｂに出力して計数値が減少
するように制御している。
同期しているＴ１の時点ではプラスパルスＰ＋を出力し
て加減算カウンタ１６ｂの計数値を増加させ、位相同期
がはずれている’ｒ、、’ｒ、の時点ではマイナスパル
スＰ−を加減算カウンタ１６ｂに出力して計数値が減少
するように制御している。
そして、加減算カウンタ１６’ｂは、例えばその計数範
囲なθ〜１６とするカウンタとし、この計数出力が８以
下のときはパルス選択出力回路１６ｃによって、電圧制
御発振器１４の出力信号ＣＫがパルス加算回路１５ｄに
供給されるように制御される。前記パルス加算回路１６
ｄは、この出力信号ＣＫを前記アンプパルスＰ、、また
はダウンパルスＰＤのいずれかに重畳してＵ／Ｄカウン
タ１２に供給する。
囲なθ〜１６とするカウンタとし、この計数出力が８以
下のときはパルス選択出力回路１６ｃによって、電圧制
御発振器１４の出力信号ＣＫがパルス加算回路１５ｄに
供給されるように制御される。前記パルス加算回路１６
ｄは、この出力信号ＣＫを前記アンプパルスＰ、、また
はダウンパルスＰＤのいずれかに重畳してＵ／Ｄカウン
タ１２に供給する。
したがって、波形ＶＤで示す入力信号と分周した（ｆｆ
号ｖＳの位相が一致している回数が８回以上あれば、加
減算カウンタ１６ｂは８以上１６までの計ａ値を示すか
ら、パルス選択出力回路１６Ｃは七のゲートを閉じてい
る。
号ｖＳの位相が一致している回数が８回以上あれば、加
減算カウンタ１６ｂは８以上１６までの計ａ値を示すか
ら、パルス選択出力回路１６Ｃは七のゲートを閉じてい
る。
しかし、波形ＶＤに対して信号ｖＳの位相が遅れる不一
致の状態（Ｔｔ ）が少なくとも８回以上続くと、マイ
ナスパルスＰ−によって加減算カウンタ１６ｂの計数値
は８以下に低下し、このときは電圧制御発振器１４の出
力ｆｆｉ号ＣＫが、パルス選択出力回路１６ｃを介して
パルス加算回路１６ｄに供給され、このとき出力されて
いるアップパルスＰ、に重畳される。そのため、第２図
のアップパルスｐｕｔにみられるように出力信号ＣＫが
重畳されることによってＵ／Ｄカウンタ１２の計数値は
急激に上早し、これがブレーキ信号として位相ロック回
路内の振動を抑圧するように働く。
致の状態（Ｔｔ ）が少なくとも８回以上続くと、マイ
ナスパルスＰ−によって加減算カウンタ１６ｂの計数値
は８以下に低下し、このときは電圧制御発振器１４の出
力ｆｆｉ号ＣＫが、パルス選択出力回路１６ｃを介して
パルス加算回路１６ｄに供給され、このとき出力されて
いるアップパルスＰ、に重畳される。そのため、第２図
のアップパルスｐｕｔにみられるように出力信号ＣＫが
重畳されることによってＵ／Ｄカウンタ１２の計数値は
急激に上早し、これがブレーキ信号として位相ロック回
路内の振動を抑圧するように働く。
また、波形ＶＤに対して信号ｖＳの位相が進む不一致の
状態（Ｔ３）が同様に８回以上連続すると、マイナスパ
ルスＰ−ＩＣよって加減算カウンタ１６ｂの計数値が８
以下となるから、このときも第２図のダウンパルスＰｏ
２に示すよ５に出力信号ＣＫが重畳され、 Ｕ／Ｄカウ
／り１２の計数値が急激に伽下し、これがブレーキ信号
となって位相ロック回路の振動を抑圧するように働く。
状態（Ｔ３）が同様に８回以上連続すると、マイナスパ
ルスＰ−ＩＣよって加減算カウンタ１６ｂの計数値が８
以下となるから、このときも第２図のダウンパルスＰｏ
２に示すよ５に出力信号ＣＫが重畳され、 Ｕ／Ｄカウ
／り１２の計数値が急激に伽下し、これがブレーキ信号
となって位相ロック回路の振動を抑圧するように働く。
したがって、位相間ｌＡ制御回騒１６の付加によって、
外乱、またはその他の原因によって位相ロックの振動範
四が大きくなったときも、速やかに撮動を収斂させるブ
レーキが動き、電圧制御発振器１４０位相位相ロック回
路減することになる。
外乱、またはその他の原因によって位相ロックの振動範
四が大きくなったときも、速やかに撮動を収斂させるブ
レーキが動き、電圧制御発振器１４０位相位相ロック回
路減することになる。
第３図は位相同期制御回路１６の他の実ｍ例を示すもの
で、この回１４ではパルス選択出力回路１６Ｃには出力
信号ＣＫと、さらにこれより周期の低が加減算カウンタ
１ｌｉｂの計数値によって選択され、パルス加算回路１
６ｄに供給されるように構成されている。
で、この回１４ではパルス選択出力回路１６Ｃには出力
信号ＣＫと、さらにこれより周期の低が加減算カウンタ
１ｌｉｂの計数値によって選択され、パルス加算回路１
６ｄに供給されるように構成されている。
この実施例では、加減算カウンタ１６ｂが、例えば０〜
４の計ａＩｌ！のとき（振動幅の大きいとき）は、前述
したように早い周期の出力信号ＣＫが選択されてパルス
加算回４１６ｄに入力され、強いブレーキ動作を加える
。また、加減算カウンタ１６ｂの計数値が４〜８のとぎ
は、クロック信号なユＮ。
４の計ａＩｌ！のとき（振動幅の大きいとき）は、前述
したように早い周期の出力信号ＣＫが選択されてパルス
加算回４１６ｄに入力され、強いブレーキ動作を加える
。また、加減算カウンタ１６ｂの計数値が４〜８のとぎ
は、クロック信号なユＮ。
ＣＫ
に分周した遅い周期の出力信号てを選択し、前記パルス
加算回路１６ｄに供給して弱いブレーキ動作を加えるよ
５に２段階に制御するものである。
加算回路１６ｄに供給して弱いブレーキ動作を加えるよ
５に２段階に制御するものである。
この場合は、位相ループ内の振動が小さい場合は弱いブ
レーキ作用によって振動を抑圧し、急激な位相変動を防
止して円滑なブレーキ動作が可能になるようにしたもの
である。なお、ブレーキ信号となる出力信号（ＣＫ）の
周期、及び入力数はループ利得等を考シして任意に定め
ることができる＠この発明は、前述したように位相同期
制御回路１６が付加され振動を抑圧するように動作する
から、電圧制御発振器１４をビデオのサンプリングクロ
ック信号（例えば１４．３ Ｍｋｉｚ ）に設定したと
きも、ビデオのＶ信号（垂直同期）を基準同期信号とし
て、安定な位相同期回路を形成することができ、サンプ
リングの位相も安定化したものが得られるようになる。
レーキ作用によって振動を抑圧し、急激な位相変動を防
止して円滑なブレーキ動作が可能になるようにしたもの
である。なお、ブレーキ信号となる出力信号（ＣＫ）の
周期、及び入力数はループ利得等を考シして任意に定め
ることができる＠この発明は、前述したように位相同期
制御回路１６が付加され振動を抑圧するように動作する
から、電圧制御発振器１４をビデオのサンプリングクロ
ック信号（例えば１４．３ Ｍｋｉｚ ）に設定したと
きも、ビデオのＶ信号（垂直同期）を基準同期信号とし
て、安定な位相同期回路を形成することができ、サンプ
リングの位相も安定化したものが得られるようになる。
以上説明したように、この発明の位相同期回路は、ロッ
ク状態で振動する電圧制御発振器の発振周波数変動を７
ジタル的な位相同期走りσ℃回路を付加することによっ
て抑圧し、振動＠をきわめて小さい範囲に１ｆｉｌｌ限
しているので、特に入力側の周波数と電圧制御発振器の
／Ａ振周波畝が太幅に異なるときの位相同期回路に利用
したとぎに大きな効果が得られる。
ク状態で振動する電圧制御発振器の発振周波数変動を７
ジタル的な位相同期走りσ℃回路を付加することによっ
て抑圧し、振動＠をきわめて小さい範囲に１ｆｉｌｌ限
しているので、特に入力側の周波数と電圧制御発振器の
／Ａ振周波畝が太幅に異なるときの位相同期回路に利用
したとぎに大きな効果が得られる。
また、位相同期回路全体をデジタル化することができる
ので、回路のＡ整が不快であり、かつ、ＩＣ化が容易に
なるという利点がある。
ので、回路のＡ整が不快であり、かつ、ＩＣ化が容易に
なるという利点がある。
第１図はこの開明の位相同期回路の一実施例を示すフロ
ック図、第２図は第１図の主Ｉｊ！部の波形図、第３図
は位相同期節Ｊ御回路の他の実施例を示すフロック図、
第４図は従来のデジタル形の位相同期回路の一例を示す
ブロック図、第５図は位相同期回路の振動状態を説明す
る波形図である０図中、１１は位相比較器、１２はＵ／
Ｄカウンタ、１３はＤ／Ａ ｆｆｉ換器、１４は゛電圧
制御発振器、１５は１７Ｎ分周回路、１６は位相同期制
御回路、１６ａは位相差検出回路、１６ｂは／ＪａＬＪ
Ａ算カウンタ、１６Ｃはパルス選択出力回路、１６ｄは
パルス７１Ｄ算回路を示す。 第３図 第４図 第５図
ック図、第２図は第１図の主Ｉｊ！部の波形図、第３図
は位相同期節Ｊ御回路の他の実施例を示すフロック図、
第４図は従来のデジタル形の位相同期回路の一例を示す
ブロック図、第５図は位相同期回路の振動状態を説明す
る波形図である０図中、１１は位相比較器、１２はＵ／
Ｄカウンタ、１３はＤ／Ａ ｆｆｉ換器、１４は゛電圧
制御発振器、１５は１７Ｎ分周回路、１６は位相同期制
御回路、１６ａは位相差検出回路、１６ｂは／ＪａＬＪ
Ａ算カウンタ、１６Ｃはパルス選択出力回路、１６ｄは
パルス７１Ｄ算回路を示す。 第３図 第４図 第５図
Claims (1)
- ２信号間の位相の進み、及び遅れによって位相比較器か
ら出力されるパルスをアップダウンカウンタにより計数
し、前記アップダウンカウンタの計数出力によつて発振
周波数が可変とされる位相同期回路において、位相の一
致及び位相はずれの回数を加算または減算する加減算カ
ウンタと、前記加減算カウンタが所定の計数値となつた
ときブレーキ用の出力信号を選択するパルス選択出力回
路と、前記パルス選択出力回路から得られる信号を前記
位相比較器のパルスに重畳するパルス加算回路を備えて
いることを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202917A JPS6182535A (ja) | 1984-09-29 | 1984-09-29 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202917A JPS6182535A (ja) | 1984-09-29 | 1984-09-29 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182535A true JPS6182535A (ja) | 1986-04-26 |
Family
ID=16465300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202917A Pending JPS6182535A (ja) | 1984-09-29 | 1984-09-29 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182535A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007058002A1 (ja) * | 2005-11-18 | 2007-05-24 | Neuro Solution Corp. | 周波数シンセサイザ |
-
1984
- 1984-09-29 JP JP59202917A patent/JPS6182535A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007058002A1 (ja) * | 2005-11-18 | 2007-05-24 | Neuro Solution Corp. | 周波数シンセサイザ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5534822A (en) | Parallel phase-locked loop oscillator circuits with average frequency calculation of input stage loop | |
| KR0177731B1 (ko) | 망동기용 디지탈 위상동기루프 제어방법 | |
| JPS6182535A (ja) | 位相同期回路 | |
| JPS5957530A (ja) | 位相同期回路 | |
| JP2531269B2 (ja) | 同期検出方式 | |
| JPH07120942B2 (ja) | Ｐｌｌ回路 | |
| JP3356715B2 (ja) | Ｐｌｌ回路 | |
| US5235290A (en) | Method and apparatus for smoothing out phase fluctuations in a monitored signal | |
| JP3034388B2 (ja) | 位相同期発振器 | |
| JPS6177428A (ja) | サンプルクロツク信号発生器 | |
| JPH08172355A (ja) | Ｐｌｌ回路 | |
| JPS585614B2 (ja) | 位相同期発振器 | |
| JPH07336219A (ja) | 適応型ｐｌｌ回路 | |
| JPH03101311A (ja) | 位相同期発振回路 | |
| JPH0435929B2 (ja) | ||
| JPH0783258B2 (ja) | 位相同期回路 | |
| JPS63116521A (ja) | 周波数−電圧変換器 | |
| JPH04301926A (ja) | Ｐｌｌ回路 | |
| JPH036196A (ja) | クロック発生装置 | |
| KR19990033494A (ko) | 주파수 동기 제어방법 및 이를 수행하는 위상 동기 루프 | |
| JPH01286524A (ja) | Ｐｌｌ保護回路 | |
| JPH0630297A (ja) | 位相同期回路 | |
| JPS62257218A (ja) | 位相同期回路 | |
| JPH0197018A (ja) | 信号発生回路 | |
| JPH0548038B2 (ja) |