JPH01286617A - ＢｉＣＭＯＳ論理回路 - Google Patents
ＢｉＣＭＯＳ論理回路Info
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- JPH01286617A JPH01286617A JP63116598A JP11659888A JPH01286617A JP H01286617 A JPH01286617 A JP H01286617A JP 63116598 A JP63116598 A JP 63116598A JP 11659888 A JP11659888 A JP 11659888A JP H01286617 A JPH01286617 A JP H01286617A
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- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ素子と相補型ＭＯ３（以下ＣＭＯ３
という）素子とを複合して構成する論理回路（以下Ｂｉ
ＣＭＯ３論理回路という）に関し、特にバイポーラ素子
をファンアウトの高負荷駆動手段としてＣＭＯＳ論理ゲ
ートと組合せて用いるＢｉＣＭＯＳ論理回路に関する。
という）素子とを複合して構成する論理回路（以下Ｂｉ
ＣＭＯ３論理回路という）に関し、特にバイポーラ素子
をファンアウトの高負荷駆動手段としてＣＭＯＳ論理ゲ
ートと組合せて用いるＢｉＣＭＯＳ論理回路に関する。
バイポーラ素子の電流駆動能力やオフセット精度とＣＭ
ＯＳ素子の集積性や省消費電力といった両者の特徴を生
かしたＢ ｉＣＭＯＳ論理回路の構成が可能になってい
る。特に、Ｂ ｉＣＭＯＳ論理回路は大規模集積回路内
の論理ゲートに一般的に要請される特質としての高速動
作、高負荷駆動能力に併せて高集積性、低消費電力、ま
たノイズ余裕や他の素子との整合性も考慮した十分な論
理振幅がとれるなどの特長があげられる。
ＯＳ素子の集積性や省消費電力といった両者の特徴を生
かしたＢ ｉＣＭＯＳ論理回路の構成が可能になってい
る。特に、Ｂ ｉＣＭＯＳ論理回路は大規模集積回路内
の論理ゲートに一般的に要請される特質としての高速動
作、高負荷駆動能力に併せて高集積性、低消費電力、ま
たノイズ余裕や他の素子との整合性も考慮した十分な論
理振幅がとれるなどの特長があげられる。
従来提案されているＢ ｉＣＭＯ３論理回路は、電子情
報通信学会論文誌（Ｃ） ｖｏｌ、ｊ７０−Ｃ，Ｎｏ８
．ｐｐ１１１５〜１１２２に見られるような一般的なＣ
ＭＯＳ論理回路の駆動段にトーテムポール接続されたバ
イポーラを組合せた構成が採られている。第３図（ａ）
、（ｂ）、（Ｃ）はそれぞれ上記ＢｉＣＭＯＳ論理回路
の具体的な回路図で、基本的には駆動段のバイポーラト
ランジスタをＣＭＯＳゲートの出力電流で駆動し、トー
テムポール接続されたプルアップ素子とプルダウン素子
とが相補動作するように工夫されている。
報通信学会論文誌（Ｃ） ｖｏｌ、ｊ７０−Ｃ，Ｎｏ８
．ｐｐ１１１５〜１１２２に見られるような一般的なＣ
ＭＯＳ論理回路の駆動段にトーテムポール接続されたバ
イポーラを組合せた構成が採られている。第３図（ａ）
、（ｂ）、（Ｃ）はそれぞれ上記ＢｉＣＭＯＳ論理回路
の具体的な回路図で、基本的には駆動段のバイポーラト
ランジスタをＣＭＯＳゲートの出力電流で駆動し、トー
テムポール接続されたプルアップ素子とプルダウン素子
とが相補動作するように工夫されている。
しかし、第３図（ｂ）、（ｃ）は能動素子だけで回路が
構成されているので集積回路化に有利であるが、第３図
（Ｃ）は完全相補動作が保証されるもののプルダウン素
子のバイポーラトランジスタＱ２のベース駆動源が自身
の出力に負っているため遮断付近の駆動能力に難がある
。また、第３図（ａ）、（ｂ）、（ｃ）は共にバイポー
ラトランジスタ自身による出力電圧の電圧降下を免れな
いと云う問題点を有している。
構成されているので集積回路化に有利であるが、第３図
（Ｃ）は完全相補動作が保証されるもののプルダウン素
子のバイポーラトランジスタＱ２のベース駆動源が自身
の出力に負っているため遮断付近の駆動能力に難がある
。また、第３図（ａ）、（ｂ）、（ｃ）は共にバイポー
ラトランジスタ自身による出力電圧の電圧降下を免れな
いと云う問題点を有している。
本発明のＢ ｉＣＭＯＳ論理回路は、それぞれｎｐｎ型
のバイポーラトランジスタで構成されたプルアップ用お
よびプルダウン用の素子をトーテムポール接続し、相補
型ＭＯ３論理ゲート回路の出力で前記プルアップ用の素
子のゲートが制御される負荷駆動回路と、前記相補型Ｍ
Ｏ３論理ゲート回路の出力で１ルアツブ用のｐチャネル
ＭＯＳトランジスタのゲートが制御され、前記負荷駆動
回路の出力でプルダウン用のｎチャネルトランジスタの
ゲートが制御され、出力が前記負荷駆動回路のプルダウ
ン用の素子のゲートを制御するｐチャネルおよびｎチャ
ネルの１対のＭＯＳトランジスタからなる第１の制御回
路と、この第１の制御回路の出力で前記負荷駆動回路の
プルアップ用の素子のエミッタとコレクタとの間に接続
したｐチャネルＭＯＳトランジスタのゲートを制御する
第２の制御回路とを有することにより構成される。
のバイポーラトランジスタで構成されたプルアップ用お
よびプルダウン用の素子をトーテムポール接続し、相補
型ＭＯ３論理ゲート回路の出力で前記プルアップ用の素
子のゲートが制御される負荷駆動回路と、前記相補型Ｍ
Ｏ３論理ゲート回路の出力で１ルアツブ用のｐチャネル
ＭＯＳトランジスタのゲートが制御され、前記負荷駆動
回路の出力でプルダウン用のｎチャネルトランジスタの
ゲートが制御され、出力が前記負荷駆動回路のプルダウ
ン用の素子のゲートを制御するｐチャネルおよびｎチャ
ネルの１対のＭＯＳトランジスタからなる第１の制御回
路と、この第１の制御回路の出力で前記負荷駆動回路の
プルアップ用の素子のエミッタとコレクタとの間に接続
したｐチャネルＭＯＳトランジスタのゲートを制御する
第２の制御回路とを有することにより構成される。
以上の構成により、バイポーラトランジスタで構成され
た負荷駆動回路のプルアップ素子の駆動、遮断時のベー
スの電荷の引抜きは論理ゲートの出力自身で制御し、更
に負荷駆動回路のプルアップ素子による出力電圧降下を
負荷駆動回路自身の出力を基に生成された情報に呼応し
て修正し、一方、プルダウン素子の駆動は論理ゲートの
出力を基に生成された情報で、遮断時のベースの電荷の
引抜きは負荷駆動回路自身の出力を基に生成された情報
に呼応して制御される。
た負荷駆動回路のプルアップ素子の駆動、遮断時のベー
スの電荷の引抜きは論理ゲートの出力自身で制御し、更
に負荷駆動回路のプルアップ素子による出力電圧降下を
負荷駆動回路自身の出力を基に生成された情報に呼応し
て修正し、一方、プルダウン素子の駆動は論理ゲートの
出力を基に生成された情報で、遮断時のベースの電荷の
引抜きは負荷駆動回路自身の出力を基に生成された情報
に呼応して制御される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の回路図で、ＮＡＮＤゲ
ートに適用されたものであり、ｎチャネルＭＯＳトラン
ジスタｎ ｌ ＋ ｎ ２およびｎ３と、ｐチャネルＭ
ＯＳトランジスタｐ＋ ｒ ｐ２およびｐ３と、ｎｐｎ
型のバイポーラトランジスタＱ！およびＱ２とから構成
される。
ートに適用されたものであり、ｎチャネルＭＯＳトラン
ジスタｎ ｌ ＋ ｎ ２およびｎ３と、ｐチャネルＭ
ＯＳトランジスタｐ＋ ｒ ｐ２およびｐ３と、ｎｐｎ
型のバイポーラトランジスタＱ！およびＱ２とから構成
される。
同図によれば、ｎチャネルＭＯＳトランジスタｎｌ 、
ｎ２およびｐチャネルＭＯＳトランジスタｐ＋ ＋ ｐ
２は一般的な正論理のＣＭＯ３のＮＡＮＤ論理回路を構
成しており、バイポーラトランジスタＱ１．Ｑ２はトテ
ムポール接続された駆動（バッファ）回路を構成してい
る。ｎチャネルＭＯＳトランジスタｎｓ 、Ｐチャネル
ＭＯＳトランジスタｐ３およびｐ４はｎチャネルＭＯＳ
トランジスタｎ ｌ ＋ ｎ３ 、ＰチャネルＭＯＳト
ランジスタＰｔ ＋ ｐ２と同様に、適当なしきい電圧
のエンハンスメントモードのトランジスタで構成される
制御回路である。
ｎ２およびｐチャネルＭＯＳトランジスタｐ＋ ＋ ｐ
２は一般的な正論理のＣＭＯ３のＮＡＮＤ論理回路を構
成しており、バイポーラトランジスタＱ１．Ｑ２はトテ
ムポール接続された駆動（バッファ）回路を構成してい
る。ｎチャネルＭＯＳトランジスタｎｓ 、Ｐチャネル
ＭＯＳトランジスタｐ３およびｐ４はｎチャネルＭＯＳ
トランジスタｎ ｌ ＋ ｎ３ 、ＰチャネルＭＯＳト
ランジスタＰｔ ＋ ｐ２と同様に、適当なしきい電圧
のエンハンスメントモードのトランジスタで構成される
制御回路である。
入力１１＋１２は共に論理“１” （エンハンスメント
モードのｎチャネルＭＯＳトランジスタを導通させ、エ
ンハンスメントモードのｐチャネルＭＯＳトランジスタ
を遮断させるに十分な電位の印加）の場合、ｐチャネル
ＭＯＳトランジスタＰ Ｉ＋ ｐ２が遮断でｎチャネル
ＭＯＳトランジスタｎｌ＋ｎ２が導通し、この結果に呼
応してｐチャネルＭＯＳトランジスタｐ３が導通してパ
イボ−ラトランジスタＱ２のベース電流を駆動すると同
時に、バイポーラトランジスタＱ１のベース電荷が引抜
かれてバイポーラトランジスタＱｌは遮断するので、出
力０１は論理゛′Ｏｎに強く駆動される。更に、この結
果に呼応してｎチャネルＭＯＳトランジスタｎ３は遮断
し、この場合にｎチャネルＭＯＳトランジスタｐ４も遮
断するからプルアップ側とプルダウン側との素子の電流
通路はバイポーラ駆動段を含めて全く存在しない。
モードのｎチャネルＭＯＳトランジスタを導通させ、エ
ンハンスメントモードのｐチャネルＭＯＳトランジスタ
を遮断させるに十分な電位の印加）の場合、ｐチャネル
ＭＯＳトランジスタＰ Ｉ＋ ｐ２が遮断でｎチャネル
ＭＯＳトランジスタｎｌ＋ｎ２が導通し、この結果に呼
応してｐチャネルＭＯＳトランジスタｐ３が導通してパ
イボ−ラトランジスタＱ２のベース電流を駆動すると同
時に、バイポーラトランジスタＱ１のベース電荷が引抜
かれてバイポーラトランジスタＱｌは遮断するので、出
力０１は論理゛′Ｏｎに強く駆動される。更に、この結
果に呼応してｎチャネルＭＯＳトランジスタｎ３は遮断
し、この場合にｎチャネルＭＯＳトランジスタｐ４も遮
断するからプルアップ側とプルダウン側との素子の電流
通路はバイポーラ駆動段を含めて全く存在しない。
次に、入力ｉ１．ｉ２の何れか、または共に論理゛°０
″゛ （エンハンスメントモードのｎチャネルＭＯＳト
ランジスタを導通させ、エンハンスメントモードのｎチ
ャネルＭＯＳ）−ランジスタを遮断させるに十分な低い
電位の印加）の場合、ｎチャネルＭＯＳトランジスタＰ
１＋ ｐ２を介してバイポーラトランジスタＱ１のベ
ース電流が駆動されると同時に、ｐチャネルＭＯＳトラ
ンジスタル３は遮断し、バイポーラトランジスタＱ２に
はベース電流が供給されなくなる。従ってバイポーラＭ
ＯＳトランジスタＱ＋により出力０１は論理“１”に強
く駆動される。また、この結果に呼応してｎチャネルＭ
ｏＳトランジスタｎ３が導通するとｎチャネルＭＯＳト
ランジスタｎ４は導通するから、負荷駆動バイポーラ回
路のプルアップ素子による出力電圧の電圧降下は生じな
い。更に、ｎチャネルＭｏＳトランジスタｎ３の導通に
よりバイポーラトランジスタＱ２のベース電荷が引抜か
れて、バイポーラトランジスタＱ２が完全に遮断するの
で、前と同様にプルアップ側とプルダウン側との素子の
電流通路はバイポーラ駆動段を含めて全く存在しない。
″゛ （エンハンスメントモードのｎチャネルＭＯＳト
ランジスタを導通させ、エンハンスメントモードのｎチ
ャネルＭＯＳ）−ランジスタを遮断させるに十分な低い
電位の印加）の場合、ｎチャネルＭＯＳトランジスタＰ
１＋ ｐ２を介してバイポーラトランジスタＱ１のベ
ース電流が駆動されると同時に、ｐチャネルＭＯＳトラ
ンジスタル３は遮断し、バイポーラトランジスタＱ２に
はベース電流が供給されなくなる。従ってバイポーラＭ
ＯＳトランジスタＱ＋により出力０１は論理“１”に強
く駆動される。また、この結果に呼応してｎチャネルＭ
ｏＳトランジスタｎ３が導通するとｎチャネルＭＯＳト
ランジスタｎ４は導通するから、負荷駆動バイポーラ回
路のプルアップ素子による出力電圧の電圧降下は生じな
い。更に、ｎチャネルＭｏＳトランジスタｎ３の導通に
よりバイポーラトランジスタＱ２のベース電荷が引抜か
れて、バイポーラトランジスタＱ２が完全に遮断するの
で、前と同様にプルアップ側とプルダウン側との素子の
電流通路はバイポーラ駆動段を含めて全く存在しない。
以上説明したように本実施例は、ＮＡＮＤ論理の完全相
補動作を提供すると同時にバイポーラトランジスタによ
る強い負荷駆動も実現している。
補動作を提供すると同時にバイポーラトランジスタによ
る強い負荷駆動も実現している。
第２図は本発明の第２の実施例の回路図で、ＮＯＲゲー
トに適用されたものであり、ｎチャネルＭＯＳトランジ
スタｎ ｌ ｒ ｎ２およびｎ３と、ｎチャネルＭＯＳ
トランジスタＰ＋ 、Ｐ２ ＋ Ｐ３およびｐ４と、ｎ
ｐｎ型のバイポーラトランジスタＱ１．Ｑ２とから構成
される。
トに適用されたものであり、ｎチャネルＭＯＳトランジ
スタｎ ｌ ｒ ｎ２およびｎ３と、ｎチャネルＭＯＳ
トランジスタＰ＋ 、Ｐ２ ＋ Ｐ３およびｐ４と、ｎ
ｐｎ型のバイポーラトランジスタＱ１．Ｑ２とから構成
される。
同図によれば、ｎチャネルＭＯＳトランジスタｎｌ 、
ｎ２およびｐチャネルＭＯＳトランジスタルｔ 、 ｐ
２は一般的な正論理の０ＭＯＳのＮＯＲ論理回路を構成
しており、バイポーラトランジスタＱｌ、Ｑ２はトーテ
ムポール接続された駆動（バッファ）回路を構成してい
る。ｎチャネルＭＯＳトランジスタｎ３− ｐチャネル
ＭＯＳトランジスタル３ 、Ｐ４は第１の実施例と同じ
働きをする制御回路である。
ｎ２およびｐチャネルＭＯＳトランジスタルｔ 、 ｐ
２は一般的な正論理の０ＭＯＳのＮＯＲ論理回路を構成
しており、バイポーラトランジスタＱｌ、Ｑ２はトーテ
ムポール接続された駆動（バッファ）回路を構成してい
る。ｎチャネルＭＯＳトランジスタｎ３− ｐチャネル
ＭＯＳトランジスタル３ 、Ｐ４は第１の実施例と同じ
働きをする制御回路である。
入力ｉ１．ｉ２は共に論理゛０” （エンハンスメント
モードのｎチャネルＭｏＳトランジスタを遮断させ、エ
ンハンスメントモードのｎチャネルＭＯＳ）−ランジス
タを導通させるに十分低い電位の印加）の場合、ｎチャ
ネルＭＯＳトランジスタＰ＋ 、Ｐ２が導通でｎチャネ
ルＭＯＳトランジスタｎｌ 、ｎ２が遮断し、この結果
に呼応してｐチャネルＭＯＳトランジスタル３が遮断し
てバイポーラトランジスタＱ２のベース電流を遮断する
と同時に、バイポーラトランジスタＱ！のベースを駆動
してバイポーラトランジスタＱ１は導通するので、出力
ｏ１は論理“１”に強く駆動される。
モードのｎチャネルＭｏＳトランジスタを遮断させ、エ
ンハンスメントモードのｎチャネルＭＯＳ）−ランジス
タを導通させるに十分低い電位の印加）の場合、ｎチャ
ネルＭＯＳトランジスタＰ＋ 、Ｐ２が導通でｎチャネ
ルＭＯＳトランジスタｎｌ 、ｎ２が遮断し、この結果
に呼応してｐチャネルＭＯＳトランジスタル３が遮断し
てバイポーラトランジスタＱ２のベース電流を遮断する
と同時に、バイポーラトランジスタＱ！のベースを駆動
してバイポーラトランジスタＱ１は導通するので、出力
ｏ１は論理“１”に強く駆動される。
更に、この結果に呼応してｎチャネルＭＯＳトランジス
タｎｇが導通するとｎチャネルＭＯＳトランジスタｎ４
は導通するから、負荷駆動バイポーラ回路のプルアップ
素子による出力電圧の電圧降下は生じない、更に、ｎチ
ャネルＭＯＳトランジスタｎ、の導通によりバイポーラ
トランジスタＱ２のベース電荷が引抜かれてバイポーラ
トランジスタＱ２は完全に遮断するので、プルアップ側
とプルダウン側との素子の電流通路はバイポーラ駆動段
を含めて全く存在しない。
タｎｇが導通するとｎチャネルＭＯＳトランジスタｎ４
は導通するから、負荷駆動バイポーラ回路のプルアップ
素子による出力電圧の電圧降下は生じない、更に、ｎチ
ャネルＭＯＳトランジスタｎ、の導通によりバイポーラ
トランジスタＱ２のベース電荷が引抜かれてバイポーラ
トランジスタＱ２は完全に遮断するので、プルアップ側
とプルダウン側との素子の電流通路はバイポーラ駆動段
を含めて全く存在しない。
次に、入力１１＋１２の何れか、または共に論理”１”
（エンハンスメントモードのｎチャネルＭＯＳトランジ
スタを遮断させ、エンハンスメントモードのｎチャネル
ＭＯＳトランジスタを導通させるに十分低い電位の印加
）の場合、ｎチャネルＭＯＳトランジスタＰ ｔ ｒ
Ｐ ２を介してバイポーラトランジスタＱ＋ヘベース電
流が供給されなくなり、ｎチャネルＭｏＳトランイジス
タｎｌ＋ｎ２を介してベース電流が引抜かれてバイボー
ラトランジスタＱ、が遮断すると同時にｎチャネルＭＯ
Ｓトランジスタｐ、は導通し、バイポーラトランジスタ
Ｑ２のベースが駆動される。従ってバイポーラトランジ
スタΦ２により出力Ｏ１は論理“０”に強く駆動される
。更に、この結果に呼応してｎチャネルＭＯＳトランジ
スタｎ３は遮断し、この場合ｐチャネルＭＯＳトランジ
スタｐ４も遮断するから、前と同様にプルアップ側とプ
ルダウン側との素子の電流通路はバイポーラ駆動段を含
めて全く存在しない。
（エンハンスメントモードのｎチャネルＭＯＳトランジ
スタを遮断させ、エンハンスメントモードのｎチャネル
ＭＯＳトランジスタを導通させるに十分低い電位の印加
）の場合、ｎチャネルＭＯＳトランジスタＰ ｔ ｒ
Ｐ ２を介してバイポーラトランジスタＱ＋ヘベース電
流が供給されなくなり、ｎチャネルＭｏＳトランイジス
タｎｌ＋ｎ２を介してベース電流が引抜かれてバイボー
ラトランジスタＱ、が遮断すると同時にｎチャネルＭＯ
Ｓトランジスタｐ、は導通し、バイポーラトランジスタ
Ｑ２のベースが駆動される。従ってバイポーラトランジ
スタΦ２により出力Ｏ１は論理“０”に強く駆動される
。更に、この結果に呼応してｎチャネルＭＯＳトランジ
スタｎ３は遮断し、この場合ｐチャネルＭＯＳトランジ
スタｐ４も遮断するから、前と同様にプルアップ側とプ
ルダウン側との素子の電流通路はバイポーラ駆動段を含
めて全く存在しない。
以上説明したように本実施例は、ＮＯＲ論理の完全相補
動作を提供すると同時にバイポーラトランジスタによる
強い負荷駆動も実現している。
動作を提供すると同時にバイポーラトランジスタによる
強い負荷駆動も実現している。
以上説明したように本発明のＢ ｉＣＭＯ３論理回路は
、それぞれｎｐｎ型バイポーラトランジスタで構成され
たプルアップ、プルダウン素子をトーテムポール接続し
た負荷駆動回路と、相補型ＭＯＳ論理ゲートの出力でプ
ルアップルチャネルＭＯＳトランジスタのゲートが制御
され、負荷駆動回路の出力でプルダウンｎチャネルＭＯ
Ｓトランジスタのゲートが制御される第１の制御回路と
、この第１の制御回路の出力で負荷駆動回路のプルアッ
プ素子のエミッタとコレクタとの間に接続したｐチャネ
ルＭＯＳトランジスタのゲートが制御される第２の制御
回路とから成り、相補型ＭＯ５論理ゲートの出力電流で
負荷駆動回路のプルアップ素子のベースを駆動し、更に
第１の制御回路の出力電流で負荷駆動回路のプルダウン
素子のベースを駆動するように構成することで、ベース
の電荷の引抜き時のみ、活性化するベース回路の構成が
採れ、更にプルアップとプルダウンとの画素子のベース
をスタテックに駆動する構成が可能になるので極めて高
速な負荷駆動能力を有し、負荷駆動バイポーラ回路のプ
ルアップ素子による出力電圧の電圧降下をなくしている
ので安定した出力が採れ、貫通電流や常時電流の少ない
ＢｉＣＭＯＳ論理回路を構成することができる効果があ
る。また、負荷駆動バイポーラ回路とＣＭＯＳ論理ゲー
トとの他に、負荷駆動バイポーラ回路のプルダウン側素
子のベース制御を司どるｐチャネルおよびｎチャネルの
１対のＭＯＳトランジスタと負荷駆動バイポーラ回路の
プルアップ素子による出力電圧の電圧降下をなくするｐ
チャネルＭＯＳトランジスタしか要しないので構成素子
数の面からも有利であり、更にバイポーラトランジスタ
はｎｐｎ型だけで構成できるので製造上も有利であると
云う効果がある。
、それぞれｎｐｎ型バイポーラトランジスタで構成され
たプルアップ、プルダウン素子をトーテムポール接続し
た負荷駆動回路と、相補型ＭＯＳ論理ゲートの出力でプ
ルアップルチャネルＭＯＳトランジスタのゲートが制御
され、負荷駆動回路の出力でプルダウンｎチャネルＭＯ
Ｓトランジスタのゲートが制御される第１の制御回路と
、この第１の制御回路の出力で負荷駆動回路のプルアッ
プ素子のエミッタとコレクタとの間に接続したｐチャネ
ルＭＯＳトランジスタのゲートが制御される第２の制御
回路とから成り、相補型ＭＯ５論理ゲートの出力電流で
負荷駆動回路のプルアップ素子のベースを駆動し、更に
第１の制御回路の出力電流で負荷駆動回路のプルダウン
素子のベースを駆動するように構成することで、ベース
の電荷の引抜き時のみ、活性化するベース回路の構成が
採れ、更にプルアップとプルダウンとの画素子のベース
をスタテックに駆動する構成が可能になるので極めて高
速な負荷駆動能力を有し、負荷駆動バイポーラ回路のプ
ルアップ素子による出力電圧の電圧降下をなくしている
ので安定した出力が採れ、貫通電流や常時電流の少ない
ＢｉＣＭＯＳ論理回路を構成することができる効果があ
る。また、負荷駆動バイポーラ回路とＣＭＯＳ論理ゲー
トとの他に、負荷駆動バイポーラ回路のプルダウン側素
子のベース制御を司どるｐチャネルおよびｎチャネルの
１対のＭＯＳトランジスタと負荷駆動バイポーラ回路の
プルアップ素子による出力電圧の電圧降下をなくするｐ
チャネルＭＯＳトランジスタしか要しないので構成素子
数の面からも有利であり、更にバイポーラトランジスタ
はｎｐｎ型だけで構成できるので製造上も有利であると
云う効果がある。
なお実施例では２種の論理ゲートについて説明したが、
他のいかなる論理ゲートにでも本発明の応用は容易であ
る。
他のいかなる論理ゲートにでも本発明の応用は容易であ
る。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図（ａ）、（ｂ）およ
び（Ｃ）はそれぞれ従来のＢｉｃＭＯ３論理回路の代表
的な回路図である。 ｎ １ ＋ Ｂ２ ＋ ｎ ３ ”’ ｎチャネルＭＯ
Ｓトランジスタ、Ｐｔ ＋ ｐ２ ＋ Ｐ３ ｒ Ｐ４
・・・ｐチャネルＭＯＳトランジスタ、Ｑｌ、Ｑ２・・
・ｎｐｎ型のバイポーラトランジスタ、１１＋１２・・
・入力端子、０１・・・出力端子。
明の第２の実施例の回路図、第３図（ａ）、（ｂ）およ
び（Ｃ）はそれぞれ従来のＢｉｃＭＯ３論理回路の代表
的な回路図である。 ｎ １ ＋ Ｂ２ ＋ ｎ ３ ”’ ｎチャネルＭＯ
Ｓトランジスタ、Ｐｔ ＋ ｐ２ ＋ Ｐ３ ｒ Ｐ４
・・・ｐチャネルＭＯＳトランジスタ、Ｑｌ、Ｑ２・・
・ｎｐｎ型のバイポーラトランジスタ、１１＋１２・・
・入力端子、０１・・・出力端子。
Claims (1)
- それぞれｎｐｎ型のバイポーラトランジスタで構成さ
れたプルアップ用およびプルダウン用の素子をトーテム
ポール接続し、相補型ＭＯＳ論理ゲート回路の出力で前
記プルアップ用の素子のゲートが制御される負荷駆動回
路と、前記相補型ＭＯＳ論理ゲート回路の出力でプルア
ップ用のｐチャネルＭＯＳトランジスタのゲートが制御
され、前記負荷駆動回路の出力でプルダウン用のｎチャ
ネルＭＯＳトランジスタのゲートが制御され、出力が前
記負荷駆動回路のプルダウン用の素子のゲートを制御す
るｐチャネルおよびｎチャネルの１対のＭＯＳトランジ
スタからなる第１の制御回路と、この第１の制御回路の
出力で前記負荷駆動回路のプルアップ用の素子のエミッ
タとコレクタとの間に接続したｐチャネルＭＯＳトラン
ジスタのゲートを制御する第２の制御回路とを有するこ
とを特徴とするＢｉＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116598A JPH01286617A (ja) | 1988-05-13 | 1988-05-13 | ＢｉＣＭＯＳ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116598A JPH01286617A (ja) | 1988-05-13 | 1988-05-13 | ＢｉＣＭＯＳ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286617A true JPH01286617A (ja) | 1989-11-17 |
Family
ID=14691115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63116598A Pending JPH01286617A (ja) | 1988-05-13 | 1988-05-13 | ＢｉＣＭＯＳ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286617A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04346515A (ja) * | 1991-04-18 | 1992-12-02 | Internatl Business Mach Corp <Ibm> | 低スレッショルドＢｉＣＭＯＳ論理回路 |
-
1988
- 1988-05-13 JP JP63116598A patent/JPH01286617A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04346515A (ja) * | 1991-04-18 | 1992-12-02 | Internatl Business Mach Corp <Ibm> | 低スレッショルドＢｉＣＭＯＳ論理回路 |
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