JPH0128883B2 - - Google Patents

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JPH0128883B2
JPH0128883B2 JP3774281A JP3774281A JPH0128883B2 JP H0128883 B2 JPH0128883 B2 JP H0128883B2 JP 3774281 A JP3774281 A JP 3774281A JP 3774281 A JP3774281 A JP 3774281A JP H0128883 B2 JPH0128883 B2 JP H0128883B2
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JP
Japan
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bits
memory
word
group
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Application number
JP3774281A
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English (en)
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JPS56160612A (en
Inventor
Rerando Pein Furanshisu
Ruisu Teiraa Jefurii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Tucson Corp
Original Assignee
Burr Brown Corp
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Filing date
Publication date
Application filed by Burr Brown Corp filed Critical Burr Brown Corp
Publication of JPS56160612A publication Critical patent/JPS56160612A/ja
Publication of JPH0128883B2 publication Critical patent/JPH0128883B2/ja
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D3/00—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups
    • G01D3/02—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups with provision for altering or correcting the law of variation
    • G01D3/022—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups with provision for altering or correcting the law of variation having an ideal characteristic, map or correction data stored in a digital memory

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  • Engineering & Computer Science (AREA)
  • Technology Law (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)
  • Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】
本発明は、非線形信号を線形化しそして夫々所
定数のビツトを有する所定数の対応したデジタル
出力を発生する方法及び装置に関する。 多くのトランスジユーサ、例えば熱電対、ひず
みゲージ・ブリツジ、及び圧力センサ等は非線形
であることが知られている。代表的な制御システ
ムはしばしばこのようなトランスジユーサを含ん
でいる。これらトランスジユーサの非線形アナロ
グ出力に対応したデータを得ることが、制御シス
テムの動作においてしばしば要求される。このデ
ータは、代表的にはアナログ−デジタル変換器を
使用してアナログからデジタルに変換される。高
精度のアナログ−デジタル変換器、例えば12ビツ
トアナログ−デジタル変換器を使用すると、結果
はトランスジユーサによつて検知されるパラメー
タを表わす212デジタル出力語となる。これは、
記憶しそして処理するのには極めて大きなデジタ
ル出力数である。その結果、代表的な制御システ
ムにおいては、各データ点毎に記憶することある
いは非線形トランスジユーサに応答して高精度の
アナログ−デジタル変換器にて発生される各デー
タ数毎に処理することは実際的でない。非線形デ
ータ（即ち、検出したいパラメータに関して非線
形）の線形化のプロセスは、アナログ−デジタル
変換器が発生する所定数のデジタル語を選択し、
そして計算するかあるいは非線形データと線形化
装置が発生する線形化データとの間の関係を表わ
す数学的曲線の部分線形近似を決定する、ことを
含んでいる。 このような線形化を行なう種々の従来の方法
は、非線形回路素子の使用あるいはマイクロプロ
セツサ及び線形化機能を実行する関係したソフト
ウエアの使用から成つている。非線形回路は設計
がむつかしく、また低精度、不安定、装置毎の変
化あるいは非常な高価という性質が一般的であ
る。ソフトウエアの線形化はより精度が高いが、
通常時間を浪費し、更にマイクロプロセツサ装置
を装備しかつ適切なソフトウエアを開発するため
の費用を必要とする。センサ信号の線形化の分野
における従来技術は、米国特許第4161880号、第
3790910号、第3662163号、第3686665号、第
3699318号、第3939459号、第3979745号、第
4148220号及び第4149120号に開示されている。 従つて、本発明の目的は、代表的な制御システ
ムにおいて現われるセンサ信号あるいはトランス
ジユーサ信号を線形化する低コストのデジタル装
置を提供することである。 本発明の他の目的は、線形化されたデータが従
来の連続的近似変換器システムにおいて利用でき
るほど十分な高速度でデジタル信号を線形化する
デジタル装置及び方法を提供することである。 本発明の他の目的は、線形化プロセスを実行す
るためにプロセツサあるいはソウトウエアの必要
性を回避する線形化装置及び方法を提供すること
である。 本発明の他の目的は、高精度でセンサ信号を線
形化するための高速度、低コストの装置及び方法
を提供することである。 本発明の他の目的は、過剰な量のデータ記憶を
必要とすることなくトランスジユーサ信号を線形
化する装置及び方法を提供することである。 要約すると、本発明の一実施例に従つて、非線
形データを線形化するための装置及び方法は、メ
モリ、乗算回路及び加算回路を含む。本発明の一
実施例において、非線形データは、非線形変換器
に応答して12ビツト・アナログ−デジタル変換器
の出力に発生される。アナログ−デジタル変換器
の出力の最上位８ビツトはリード・オンリー・メ
モリのアドレス入力に入力される。256個の16ビ
ツト語は、リード・オンリー・メモリに記憶さ
れ、アナログ−デジタル変換器が発生する非線形
データ語の最上位８ビツトの256個の組合せによ
つてアドレス可能である。リード・オンリー・メ
モリの最上位12ビツトは、加算回路の入力に接続
され、そしてアナログ−デジタル変換器の出力に
発生される非線形データと線形化装置が発生する
線形化データとの間の関係を表わす数学的曲線へ
の部分線形近似の交差点である。リード・オンリ
ー・メモリに記憶された各16ビツト語の残りの４
ビツトは、部分線形近似曲線の一つの交差点から
次の交差点に向かつて延びる直線の傾きを表わす
傾きコードを含んでいる。リード・オンリー・メ
モリの対応する４出力は、乗算回路の４つの入力
へ選択された記憶された語の傾きコードを導く、
ように結合される。本発明の実施例において、乗
算回路は、４ビツト×４ビツト乗算機能を実行す
るようにプログラムされたリード・オンリー・メ
モリで装備される。アナログ−デジタル変換器の
出力の最下位４ビツトは、乗算回路の残りの４つ
の入力に結合され、そして積語を発生するため傾
きコードと乗算される非線データの増分を表わ
す。積語の所定数の最上位ビツトは、加算回路に
てリード・オンリー・メモリ最上位12ビツトと加
算される。積語の残りの最下位ビツトは、線形化
装置が発生する出力語の最下位ビツトとして利用
される。積語のその所定数の最上位ビツトは、数
学的曲線への部分線形近似の直線セグメントがそ
の数学的曲線に最も近似する、ように選択され
る。 第１図において、線形化装置１０は非線形のセ
ンサあるいはトランスジユーサ１２を含んでい
る。非線形センサ１２は、熱電対、サーミスタ、
半導体ひずみ計、あるいは温度、圧力等の如きパ
ラメータの関数であるアナログ出力を発生する任
意の他の種々のトランスジユーサである。非線形
センサ１２のアナログ出力は、アナログ−デジタ
ル変換器（Ａ−Ｄ変換器）１４のアナログ入力へ
接続される。Ａ−Ｄ変換器１４は複数のデジタル
出力を有し、これら出力はバス１６の各導体に接
続する。バス１６の導体は２つの群に分けられて
おり、これら群は最上位ビツト群と及び最下位ビ
ツトとして参照される残りのビツト群とを含んで
いる。バス１６の最上位ビツトは、バス２０によ
りリード・オンリー・メモリ（ROM）２２のア
ドレス入力に接続する。バス１６の最下位ビツト
は、バス１８によりブロツク２８で示す演算回路
の入力へ接続する。ROM２２のデータ出力は２
つの群に分けられており、これら群はバス２４に
接続された第１群とバス２６に接続された第２群
とから成つている。バス２４及び２６の各導体
は、演算回路２８の他の入力に接続する。演算回
路２８の出力はバス３０の導体に接続する。 Ａ−Ｄ変換器１４のデジタル出力に発生される
デジタル「語」の夫々が表わす非線形データは、
非線形センサ１２が発生する非線形出力の電圧信
号あるいは電流信号のデジタル表示を成してい
る。続いて説明するように、バス２４に発生され
る各デジタル語は、バス１６の非線形データと線
形化装置１０がバス３０に発生する線形化された
データとの間の関係を表わす数学的曲線への部分
線形近似（piece−wise linear approximation）
用の交差点を表わす。バス２６が導く各デジタル
語は、上述の数学的曲線への部分線形近似の直線
セグメントの傾きに対応する。 第２図のグラフを参照して部分線形近似プロセ
スを説明する。グラフの垂直即ちＹ軸は、検知す
べきパラメータに関する出力データを表わし、そ
してＸ軸は、Ａ−Ｄ変換器１４のデジタル出力に
よつてバス１６に発生される非線形データ（即
ち、トランスジユーサ出力のデジタル表示であ
り、検知すべきパラメータに関して非線形）を表
わしている。 第２図において、参照符号３２は非線形曲線を
表わし、この曲線は、バス１６に現われるデータ
と検知パラメータのデータとの間の関係を表わし
ている。また、図中の点線は、非線形曲線３２の
部分線形近似を示しており、バス１６のデータと
バス３０に現われる線形化データとの間の関係を
表わしている。第１図のバス２４に現われる３つ
の異なつた「開始点」即ち交差点は、第２図の参
照符号３８，４０及び４２で示されている。これ
ら３つの点が交差点として参照されるのは、それ
ら点が直線３４及び３６が曲線３２と交差する点
だからである。交差点３８及び４０間に位置した
線３４のセグメントと交差点４０及び４２間に位
置した線３６のセグメントとは、交差点３８及び
４２間に位置した曲線３２の部分に対する部分線
形近似を成している。直線３４は開始点３８及び
４０を通して引かれ、そして直線３６は開始点４
０及び４２を通して引かれている。 本発明に従つて、第１図の回路は、線３４の傾
きを計算し、そして交差点３８の値に加えるべき
増分量を定め、線３４に沿つて存在する複数の離
間点４４を発生する。同様に、直線３６に沿つて
存在する点４６は、線３６の傾きと及び交差点４
０の値とから計算される。 これによつて、Ａ−Ｄ変換器１４の出力に発生
する信号の全ての起こり得る組合せを記憶するの
に十分な容量のROM２２を使用する必要がな
い。 次に、第３図において、第１図の回路の具体的
な装置が示されている。第３図の線形化回路１
０′には、第１図の対応する部分を示す符号と同
一の参照符号を付してある。Ａ−Ｄ変換器１４は
12ビツトのデバイスであり、市販されている種々
のＡ−Ｄ変換器が使用可能である。バス１６の最
上位８ビツトは、２個の2048語（１語８ビツト）
ROM２２Ａ及び２２Ｂのアドレス入力に接続す
る。ROM２２Ａ及び２２Ｂのアドレス入力の３
つの入力は、参照符号２１で示された３つの追加
の導体へ接続する。Ａ−Ｄ変換器１４の最上位８
ビツト出力は、ROM２２Ａ及び２２Ｂによつて
形成される合成ROM（以下ROM２２Ａ，２２Ｂ
として参照する）内の256語の１つの語を選択す
るように作用する。導体２１へ接続された３つの
追加のアドレス入力は、ROM２２Ａ及び２２Ｂ
の夫々に記憶されたデータの８個の256バイト
“テーブル”の一つを選択するように使用され、
「テーブル選択ビツト」と呼ぶ。このように、
ROM２２Ａ，２２Ｂは、８個の異なつたトラン
スジユーサに対する線形化（又は変換）テーブル
を記憶することができる。ROM２２Ａ及び２２
Ｂは、夫々インテル社（Intel Corporation）製
造の１語８ビツトの2048語モデル2316MOSリー
ド・オンリー・メモリで装備できる。 バス１６の最下位４ビツトは、参照符号２８Ａ
で示されたROMの４つのアドレス入力に接続す
る。ROM２８Ａ（以下マルチプライヤ２８Ａと
して参照する）は、予めプログラムされて４ビツ
ト×４ビツトのデジタル・マルチプライヤとして
機能し、多くの半導体メーカで製造しているモデ
ル74S274集積回路で装備できる。マルチプライ
ヤ２８Ａが発生する各乗算結果は８ビツト語であ
り、「積語」として参照する。 ROM２２Ａの８個の出力の内の４個の出力は
アダー回路２８Ｂの４つの入力の夫々へ接続し、
ROM２２Ａの他の４つの出力はアダー回路２８
Ｃの４つの入力の夫々へ接続する。ROM２２Ｂ
の出力の内の４つの出力はアダー回路２８Ｄの４
つの入力の夫々へ接続する。ROM２２Ｂの残り
の４つの出力は、バス２６を介してROM２８Ａ
の４つの追加のアドレス入力へ接続する。マルチ
プライヤ２８Ａの最上位５ビツト・データ出力は
４ビツト・アダー２８Ｃ及び２８Ｄの他の入力へ
接続し、マルチプライヤ２８Ａの残りの最下位３
ビツト・データ出力は線形化装置１０′の最下位
出力ビツトとして利用される。４ビツト・アダー
２８Ｂの４ビツト出力３０Ａは、線形化装置１
０′の最上位４ビツトとして利用され、アダー２
８Ｃの４ビツト出力は線形化装置１０′の第２の
最上位４ビツトとして利用される。同様に、アダ
ー２８Ｄの４ビツト出力３０Ｃは線形化装置１
０′の次の最上位４ビツト出力として利用される。
アダー２８Ｂ，２８Ｃ、及び２８Ｄは、市販され
ている74LS283アダーで装備できる。 合成ROM２２Ａ，２２Ｂに記憶された８個の
上述の線形化テーブルの夫々は256個の16ビツト
語を含んでいる。各16ビツト語は、バス２０によ
り導かれた８ビツト語の256の組合せの各一つに
よつて選択あるいはアドレスされる。合成ROM
２２Ａ，２２Ｂの各16ビツト語の内の12ビツト
は、その記憶された16ビツト語を選択するために
バス２０に与えられた８ビツト語に対応した交差
点を表わしている。 ROM２２Ｂ内に記憶された各16ビツト語の残
りの４ビツトは、異なつた16個の可能な２進数の
一つを含み、この16個の２進数は、第２図の３４
及び３６の如き部分線形セグメント線に割当てら
れ得る可能な傾き（又は変換比）に対応する。マ
ルチプライヤ２８Ａの積語出力は、８ビツト語で
あり、これはバス２６の４ビツト語とバス１８の
４ビツト語とを乗算することによつて得られる。 本線形化装置１０′の動作の説明において、バ
ス１８の４ビツトは、非線形データ変数Ｘの増分
変化（△Ｘとして参照する）を表わすと考えられ
る量を示す。マルチプライヤ２８Ａの出力に発生
される８ビツトは、線形比データ変数Ｙの増分変
化（△Ｙとして参照する）を表わすと考えられ
る。このように、第２図の４４及び４６の如き追
加の点は、Ａ−Ｄ変換器１４の出力の追加の値に
関し、Y′として参照する先の交差点に量△Ｙを
加えることによつて計算できる。第２図の曲線３
２への部分線形近似に沿つた任意の点の値は、式
Ｙ＝Y′＋△Ｙに従つて計算できると考えられる。
ただし、△Ｙは上述の如くマルチプライヤ２８Ａ
によつて計算され、そして加算は４ビツト・アダ
ー２８Ｂ，２８Ｃ及び２８Ｄを含むアダー回路で
実行される。 開始点Y′の最下位ビツトへ加えられるバス８
の多くのビツトは、マルチプライヤ２８Ａに与え
られる重みを決定する。これは、トライ及びエラ
ー形式で決定され、この形式に含まれる過程は、
アダー２８Ｃ及び２８Ｄに入力されるバス３０Ｄ
の異なつた数のビツトに関しバス３０Ａ乃至３０
Ｄに発生したデジタル数を第２図に示す如き実際
のグラフに重ねること、及び曲線３２の最も正確
な部分線形表示を発生するバス２７用のビツトの
数を選択すること、である。 留意されたいことは、バス２６が導く４ビツト
が16個の異なつた傾きのみを選択できる、という
ことである。結果、第２図に示す３４及び３６の
如き傾き線は、実際には３８及び４０の如きそれ
らの開始点のみを通過する。選択された16個の可
能な傾きの一つは、対応する傾き線に連続した開
始点をもつとも近く通過させるようなものであ
る。 以下は、第３図の合成ROM２２Ａ，２２Ｂへ
エントリーするためいかにして上述の16ビツト語
が計算できるかを示すための仮定例である。まず
第１に、架空のトランスジユーサが式出力＝入力
２の特性を有すると仮定する、更に、このトラン
スジユーサの出力電圧が10ボルトである場合、Ａ
−Ｄ変換器１４の出力が値4095Dを有する、と仮
定する。以下、添字「Ｄ」はその数値が10進数で
あることを示す。また添字「Ｈ」は数値が16進数
であることを示し、添字「Ｂ」は数値が２進数で
あることを示す。 この例において、非線形データの３個の標本点
あるいは値（第２図の交差点３８，４０，４２に
対応）が選択される。これら値は、Ａ−Ｄ変換器
１４の出力に発生される零と4095との間の10進数
の値である。選択された標本値は、384D、400D及
び416Dに選ぶ。これら数値の夫々の２進表示の最
上位８ビツトのみが、ROM２２Ａ，２２Ｂのア
ドレス入力へバス２０を介して導かれる。これら
選択した数値の最下位４ビツトが、バス１８を介
して導かれそして上述の△Ｘ変数を表わす。３個
の選択された数値の２進表示は、夫々 ０ ０ ０ １ １ ０ ０ ０ ０ ０ ０ ０、 ０ ０ ０ １ １ ０ ０ １ ０ ０ ０ ０、及び ０ ０ ０ １ １ ０ １ ０ ０ ０ ０ ０で与えら
れる。容易に理解できることは、それら３個の２
進数の夫々の最上位８ビツトが、夫々ROMのア
ドレス・ロケーシヨン２４D，２５D及び２６Dに
対応する、ことである。このようにして、３個の
標本点のROMロケーシヨンを知る。次に、デー
タを計算してROM２２Ａ，２２Ｂの３個の対応
する16ビツトのロケーシヨンの夫々に入れなけれ
ばならない。以下の計算は、上述の式における
Y′の値に対応した３個の対応する交差点（第２
図の交差点３８，４０，４２に対応）を発生す
る。 出力1＝入力2 1＝3842／4096＝36.01 出力2＝4002／4096＝39.07 出力3＝4162／4096＝42.26 かくて、ROMのロケーシヨン２４D，２５D及
び２６Dに記憶される３個の16ビツト語の夫々の
最初の最上位12ビツト（バス２４Ａ及び２４Ｂに
出力される12ビツトに対応）が決定される。これ
らが２進数に変換された後、ROM２２Ａ，２２
Ｂのそれら各ロケーシヨン内へプログラムされ
る。次に、選択された３個の交差点の夫々から次
の交差点まで延びる部分線形近似セグメントの傾
きに対応する残りの４ビツトを計算する必要があ
る。ROM２２Ａ，２２Ｂに記憶された各16ビツ
ト語の残りの４ビツトは16個の可能な２進の組合
せを有し、これら組合せは以下の表１の左コラム
に示す。
【表】 表１は３つのコラムを有し、真中のコラムは、
マルチプライヤ２８Ａが出力する８ビツト全てが
上述の計算された対応する12ビツト交差点の最下
位８ビツトに加えられた場合における部分線形線
セグメントの可能な傾きを示している。左側のコ
ラムは、マルチプライヤ２８Ａの出力の５ビツト
のみが対応する12ビツト交差点の最下位５ビツト
に加えられた場合における部分線形セグメントの
傾きを表わしている。別のコラムが、アダー回路
２８Ｂ乃至２８Ｄを含む合成アダー回路に入力さ
れる異なつたビツト数に対し異なつたレンジの傾
きを得るために設けることもできる。 所望の傾きコードは、その所望の傾きが計算さ
れるならば、表１を使用して選択できる。例え
ば、第１の交差点（第２図の交差点３８に対応）
から第２交差点（第２図の交差点４０に対応）へ
延びる線の傾きは、 （39.07−36.01）／（400−382）＝0.19 である。同様に、第２交差点から第３交差点（第
２図の交差点４２に対応）へ延びる線の傾きは
0.20である。このように表１を参照することによ
り、夫々の場合の最も近い傾きコードが0001であ
る、ことが分る。この２進数0001は、ROMのロ
ケーシヨン２４D及び２５Dに記憶された16ビツト
語の最下位４ビツト（バス２６に出力される４ビ
ツトに対応）内に書き込まれるべきである。 まとめると、傾きコードは、ROM２２Ｂに記
憶され、そしてこの傾きコードはバス２６で送ら
れる。△Ｘは、バス１８で送られ、そしてバス２
６のその傾きと乗算され、それにより△Ｙを発生
する。この△Ｙの１部分はバス２７を通してまた
残りの部分はバス３０Dを通して送られる。開始
点即ち交差点は、ROM２２Ａ及び２２Ｂに記憶
され、そしてバス２４Ａ及び２４B′を通して出
力され、そしてバス２７の△Ｙの１部分と適当に
加算される。これにより、線形化データ（Ｙ＝
Y′＋△Ｙ）がバス３０Ａ，３０Ｂ，３０Ｃ，３
０Ｄに発生される。 上記の技術は、上記合成ROM内の各テーブル
の256語の夫々へ書き込まれる２進16ビツト数を
決定するために利用できる。当然、数学的表示が
所望の出力が計算されるようにするために利用で
きない場合、グラフ・データが利用できる。 以上において、本発明を特定の実施例について
説明したが、当業者であれば、上述の本発明の実
施例において本発明の範囲を逸脱することなく変
更が可能である。
【図面の簡単な説明】
第１図は、非線形トランスジユーサ信号を線形
化する装置を示すブロツク図。第２図は、第１図
及び第３図の装置の動作を説明するためのグラ
フ。第３図は、本発明の一実施例を示す詳細なブ
ロツク図。 〔符号説明〕、１０：線形化装置、１２：トラ
ンスジユーサ、１４：Ａ−Ｄ変換器、１６，１
８，２０：バス、２２：ROM、２４，２６：バ
ス、２８：演算回路、３０：バス。

Claims (1)

  1. 【特許請求の範囲】 １ アナログ入力値を表す入力データ語を受け、
    該入力データ語から、前記アナログ入力値から発
    生すべき非線形デジタル出力値の部分線形近似で
    ある線形化データ語を発生するための線形化装置
    であつて、前記入力データ語が、第１ビツト群及
    び第２ビツト群を含んでおり、前記線形化装置
    が、 (イ) 前記入力データ語の前記第１ビツト群を受け
    るように接続されたメモリ手段であつて、該メ
    モリ手段は、前記入力データ語から前記線形化
    データ語を発生するのに使用する変換テーブル
    を記憶しており、該変換テーブルは、前記入力
    データ語の前記第１ビツト群によりアドレス指
    定される複数の記憶語を含んでおり、該複数の
    記憶語の各々は第１ビツト群及び第２ビツト群
    を有しており、前記複数の記憶語の各々の前記
    第１ビツト群は、選定した対応の複数の所定の
    入力データ語の各々から発生すべき所定の前記
    非線形デジタル出力値を表しており、また前記
    複数の記憶語の各々の前記第２ビツト群は、前
    記第１ビツト群が表す前記所定入力データ語と
    これに隣接した前記所定入力データ語との間の
    中間入力データ語について、該中間入力データ
    語と前記第１ビツト群が表す前記所定入力デー
    タ語との差に対し適用する変換比を表してお
    り、前記メモリ手段は、前記入力データ語の前
    記第１ビツト群を受けると、対応の前記記憶語
    を前記変換テーブルから出力する、前記のメモ
    リ手段、 (ロ) 前記入力データ語の前記第２ビツト群と前記
    メモリ手段からの前記記憶語の前記第２ビツト
    群とを受けるように接続されており、前記入力
    データ語の前記第２ビツト群を前記記憶語の前
    記第２ビツト群と乗算して積語を発生するため
    の乗算手段、及び (ハ) 前記乗算手段からの前記積語と前記メモリ手
    段からの前記記憶語の前記第１ビツト群とを受
    けるように接続されており、前記積語を前記記
    憶語の前記第１ビツト群と代数的に加算して前
    記線形化データ語を発生するための加算手段、 から成る線形化装置。 ２ 特許請求の範囲第１項記載の線形化装置にお
    いて、前記記憶語の前記第１ビツト群は12ビツト
    から成り、前記記憶語の前記第２ビツト群は４ビ
    ツトから成り、前記入力データ語の前記第１ビツ
    ト群は８ビツトから成り、前記入力データ語の前
    記第２ビツト群は４ビツトから成り、かつ前記積
    語の最上位５ビツトが前記加算手段にて前記記憶
    語の前記第１ビツト群の最下位５ビツトと加算さ
    れること、を特徴とする線形化装置。 ３ 特許請求の範囲第１項記載の線形化装置にお
    いて、前記記憶語が前記入力データ語と比べ多く
    のビツト数を有すること、を特徴とする線形化装
    置。 ４ 特許請求の範囲第１項記載の線形化装置にお
    いて、前記入力データ語は、非線形トランスジユ
    ーサが発生する前記アナログ入力に応答するアナ
    ログ−デジタル変換器によつて発生されること、
    を特徴とする線形化装置。 ５ 特許請求の範囲第１項記載の線形化装置にお
    いて、前記メモリ手段はリード・オンリー・メモ
    リを含み、前記乗算手段は乗算機能を実行するよ
    うにプログラムされたリード・オンリー・メモリ
    を含み、前記加算手段はアダー回路を含むこと、
    を特徴とする線形化装置。
JP3774281A 1980-03-17 1981-03-16 Linearizing method and apparatus Granted JPS56160612A (en)

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