JPH0139054B2

JPH0139054B2 -

Info

Publication number: JPH0139054B2
Application number: JP56027204A
Authority: JP
Inventors: Kazukyo Minamida; Setsuo Haji
Original assignee: Ishida Scales Manufacturing Co Ltd
Current assignee: Ishida Scales Manufacturing Co Ltd
Priority date: 1981-02-25
Filing date: 1981-02-25
Publication date: 1989-08-17
Also published as: EP0060633A3; EP0060633B1; US4549278A; DE3278222D1; AU8067382A; JPS57141517A; AU543353B2; EP0060633A2

Description

【発明の詳細な説明】本発明は組合せ計量又は組合せ計数を行なう装
置における組合せ計算の時間短縮を図る組合せ計
量又は計数装置に関するものである。

複数の計量機で品物を計量して得られた複数の
計量値又はこれらの計量値より求めた複数の計数
値から組合せ演算を行ない、設定値に等しいか又
は最も近い組合せを得るようにした計量又は計数
装置がある。この種組合せ計量又は組合せ計数装
置では、計量によつて得られた全ての計量値又は
計量値を単体重量で除して得た計数値の全てに対
して組合せ加算を実行し、この組合せ加算の答に
対して、設定値に等しいか又は最も近い組合せを
１つ選択しなければならない。而して、全ての組
合せに対してこれを実行しようとすると、仮りに
計量機の数が10台あつたとすると計量値又は計数
値の組合せの数は1023通りとなり、この回数の組
合せ加算と、この組合せ加算の答の各々から設定
値を減算することから、設定値に等しいか最も近
いものを１つ選択しなければならず、演算に多く
の時間を必要とする。

そこで、本発明は上記事情に鑑み、これを改良
したもので、演算時間の短縮が図れる組合せ計量
又は計数装置を提供したものである。

以下本発明を一実施例について説明すると次の
ようになる。

第１図は本発明の基本構成を示すもので、１，
１…は複数の計量機、２，２…は各計量機１，１
…に品物を供給する複数の供給装置、３は各計量
機１，１…から出力される計量値をアナログ量で
受け、その１つを選択的に通過させるアナログマ
ルチプレクサ、４はアナログマルチプレクサ３の
出力するアナログ量をＡ―Ｄ変換するＡ／Ｄ変換
部、５は例えばマイクロコンピユータで構成され
る制御部、６は求める組合せの重量を設定する重
量設定部である。制御部５において、７は外部に
ある包装装置からのスタート信号ａの入力を受け
て、マルチプレクサ３に定周期で順に計量機の選
択信号ｂを切換えて発生する選択信号発生部、８
はＡ／Ｄ変換器４の出力する各計量機１，１…の
計量値のデジタル出力を組合せ加算する組合せ加
算部、９は三つの記憶領域Ａ，Ｂ，Ｃ，を持ち組
合せ加算の結果を記憶する記憶部、１０は重量設
定部６より入力された設定値A₀より、記憶部９
内の各記憶領域Ａ，Ｂ，Ｃに記憶された組合せ加
算の結果の答に基づいて、組合せ減算をする組合
せ減算部、１１は組合せ減算の答、すなわち誤差
重量の内で零又は零に最も近いものを記憶する誤
差重量メモリ、１２はその組合せを記憶する組合
せメモリ、１３は誤差重量メモリ１１に記憶され
ている誤差重量と組合せ減算部１０の現在の組合
せ減算出力とを比較する比較部であつて、組合せ
減算出力の方が下回つた時、記憶信号ｅを発生し
て、誤差重量メモリ１１にこの組合せ減算結果を
記憶させ、組合せメモリ１２にこの時の組合せを
記憶させる。

第１図中の記憶部９の構成例を第３図に示す。
この記憶部９は10台の計量機１，１…の夫々の計
量値G₁，G₂…G₁₀をG₁，G₂，G₃，G₄とG₅，G₆，
G₇，G₈，と、G₉，G₁₀の３つのグループにグルー
プ分けし、夫々のグループ内の組合せ加算結果に
ついて記憶領域Ａ，Ｂ，Ｃに組合せコードとアド
レスに対応関係を持たして、記憶させるようにし
たものである。なお、記憶領域Ａ，Ｂには各組合
せ加算重量の記憶メモリーブロツク９Ａ，９Ｂに
対となる記憶メモリーブロツク９A′，９B′を設
定し、各々設定重量A₀からG₉，G₁₀のグループの
組合せ加算重量A₁，A₂…A₄を減じた答である差
重量α_i（但しｉ＝１〜４）と、この差重量α_iから
G₅…G₈のグループの組合せ加算重量B₁，B₂…
B₁₆を減じた差重量β₁〜₁₆を記憶させるようにし
ている。これらの各記憶領域には組合せ加算部８
から、夫々のグループ内の組合せ加算の答が、順
次組合せコードに対応するアドレスのメモリーに
書込まれ、組合せ減算部１０から組合せコード信
号ｎ等を入力することにより、記憶されていた組
合せ加算重量の読出し、及び組合せ減算の答であ
る差重量α，βが対応するアドレスに書込まれる
ようになつている。この第１図に示す構成例の組
合せ減算部１０の構成を第２図に示す。同図にお
いて、１４は組合せ減算部１０全体の制御を行な
う減算制御部、１５は組合せ減算の組合せを選択
するコードを発生するコード発生カウンタで、記
憶部９の各記憶領域Ａ，Ｂ，Ｃに対応してカウン
タＡ１５Ａ、カウンタＢ１５Ｂ、カウンタＣ１５
Ｃの３つのカウンタから構成され、夫々が別々に
減算制御部１４に制御されるようになつている。
なお、これらのカウンタ１５Ａ，１５Ｂ，１５Ｃ
の記憶部９への出力は減算制御部１４によつて、
１つだけが選択出力するようになつており、他方
減算制御部１４等へは、そのカウント値を常時出
力するようになつている。コード発生カウンタ１
５を３つのカウンタ１５Ａ，１５Ｂ，１５Ｃから
構成しているのは次の理由による。

すなわち仮りに10bitのカウンタ１つを用いた
とすると、下位から順に＋１ずつしかカウントア
ツプできないが、複数のカウンタ１５Ａ，１５
Ｂ，１５Ｃでブロツク分けして構成すると、各カ
ウンタをカウントアツプすることによつて、すな
わち＋１の他に＋16や＋256の変化が可能になる。
また各カウンタ１５Ａ，１５Ｂ，１５Ｃを夫々各
記憶領域Ａ，Ｂ，Ｃに対応させているので、各記
憶領域Ａ，Ｂ，Ｃを別々に制御できるのである。
また１６は減算制御部１４からの減算指令信号１
によつて減算動作を制御される減算部で、重量設
定部６によつて設定された設定値Aoから、記憶
部９から出力される組合せ加算重量A_1〜4を減算
して差重量α及びその絶対値｜α｜を出力し、こ
れを一且記憶部９内に記憶し、再びこれを読み出
して組合せ加算重量B_1〜16を減算して差重量β及
びその絶対値｜β｜を出力し、これも一且記憶部
９内に記憶し、再びこれを読出して、更に組合せ
加算重量C_1〜16を減算して差重量の絶対値｜γ｜
を出力する。また１７及び１８は夫々減算制御部
１４によつて制御されるANDゲート回路で、減
算部１６が差重量の絶対値｜γ｜を出力する度に
出力するON信号Ｏが入力された時導通して、
ANDゲート回路１７はその時の差重量の絶対値
｜γ｜を比較部１３及び誤差重量メモリ１１に出
力し、ANDゲート回路１８はそれを与える組合
せのコードをコード発生カウンタ１５から、組合
せメモリ１２に通過させる。

この第１図及び第２図の回路例の装置を用いた
第１実施例である組合せ計量の動作は次のように
なる。

まず重量設定部６にて計量すべき設定値Aoを
設定する。この時各計量機１，１…は夫々供給装
置２，２…より品物の供給を受けて夫々計量動作
を実行し、計量値をアナログ量でアナログマルチ
プレクサ３に出力している。ここで包装機より包
装準備の完了を示すスタート信号ａが選択信号発
生部７に入力されると、選択信号発生部７はマル
チプレクサ３に各計量機１，１…の出力する計量
値を一台分ずつ選択する選択信号ｂを一定間隔で
順に送出して全ての計量機１，１…の計量値を
Ａ／Ｄ変換器４を介して組合せ加算部８に入力さ
せる。組合せ加算部８はＡ／Ｄ変換器４でデジタ
ル量に変換された、全ての計量値を一且記憶し、
これらの組合せ加算を行なう。この組合せ加算は
計量機１，１…の台数が10台あり、Ａグループが
２台、Ｂグループが４台、Ｃグループが４台とグ
ループ分けされているので、これらグループ内同
士のもので組合せ加算を行なう。すなわち、Ａグ
ループでは2²＝４組、Ｂグループでは2⁴＝16組、
Ｃグループでは2⁴＝16組の計量値同士の組合せが
考えられ、これらの全ての組合せについて順番に
組合せ演算し、演算結果を記憶部９内の記憶領域
Ａ、記憶領域Ｂ、記憶領域Ｃに、そのアドレスと
組合せコードとが一定の対応関係になるようにし
て、順に記憶させる。この組合せ加算が全て終了
すると、組合せ加算部８は加算完了信号Ｃを組合
せ減算部１０に送出して減算動作を開始させる。
まず組合せ減算部１０内の減算制御部１４は加算
完了信号Ｃを受けると、コード発生カウンタ１５
にクリアー信号を送出して、各カウンタ１５Ａ，
１５Ｂ，１５Ｃの記憶内容を零クリアーし、減算
部１６に減算指令信号ｌを送出し、記憶部９に読
み出し指令信号ｍを送出する。すると、記憶部９
はコード発生カウンタ１５の出力する組合せコー
ド信号ｎに対応するアドレスに記憶されていた組
合せ加算重量を出力する。減算部１６は記憶部９
より出力される組合せ加算重量A_1〜4，B_1〜16，
C_1〜16を重量設定部６の出力する設定値Aoから順
に減算して行く。この減算は例えば次のような手
順でなされる。

まず設定値Aoから記憶領域Ａの記憶メモリー
ブロツク９Ａの１番目から４番目迄の各アドレス
に記憶された組合せ加算重量A_1〜4を順次減算す
る。そして得られた答（α_1〜4＝Ao−A_1〜4）を記
憶領域Ａの記憶メモリーブロツク９A′の１番目
から４番目のアドレスに逐次記憶させる。次にこ
の答α₁から記憶領域Ｂの記憶メモリーブロツク９
Ｂの１番目から16番目のアドレスに記憶されてい
た組合せ加算重量B_1〜16を順次減算する。そして
得られた答（β_1〜16＝α₁−B_1〜16）を順次記憶領域
Ｂの記憶メモリーブロツク９B′の１番目から16
番目のアドレスに逐次記憶させる。そして、これ
らの答β_1〜16からまず、１番目のものβ₁を取り、
記憶メモリーブロツク９Ｃの１番目のアドレスに
記憶されていた組合せ加算重量C₁を減算する。
この答（γ＝β₁−C₁）は絶対値｜γ｜として減算
制御部１４の出力するON信号ｏで導通状態にさ
れたANDゲート回路１７を通つて比較部１３及
び誤差重量メモリ１１に出力される。一回目は比
較部１３に比較するデータが入力されていないの
で、この時減算制御部１４より記憶信号ｄが誤差
重量メモリ１１と組合せメモリ１２とに出力され
てこの答｜γ｜は無条件で、誤差重量メモリ１１
に記憶され、この時の組合せも、コード発生カウ
ンタ１５の出力する組合せコードがANDゲート
回路１８を介して組合せメモリ１２に入力されて
記憶される。次に、記憶領域Ｂの記憶メモリーブ
ロツク９B′の１番目のアドレスに記憶されてい
る差重量β₁から、記憶領域Ｃの記憶メモリーブロ
ツク９Ｃの２番目のアドレスに記憶されていた組
合せ加算重量C₂を減算する。この答γは絶対値
｜γ｜として、前回と同様に比較部１３と誤差重
量メモリ１１に送出され、比較部１３は既に誤差
重量メモリ１１に記憶されていた値と、現在送出
されてきた答｜γ｜とを比較し、現在送出されて
きた答｜γ｜の方が小さければ記憶信号ｅを誤差
重量メモリ１１及び組合せメモリ１２に送出し
て、現在送出されてきた答｜γ｜と、これに対応
する組合せコードで記憶更新する。なお、現在送
出されてきた答｜γ｜の方が大きければ誤差重量
メモリ１１及び組合せメモリ１２の記憶内容はそ
のままで変化しない。この後、更に記憶領域Ｂの
記憶メモリーブロツク９B′に記憶された差重量β₁
から記憶領域Ｃの記憶メモリーブロツク９Ｃの３
番目に記憶されていた組合せ加算重量C₃を減算
して、その答｜γ｜を出力し、前記同様に比較及
び比較結果に応じて記憶更新の動作をさせる。以
後、差重量β₁から、記憶領域Ｃの記憶メモリーブ
ロツク９Ｃに記憶されている組合せ加算重量C₄
〜C₁₆を順次減算して比較及び比較結果に応じた
記憶更新の動作をさせる。これが終了すると次は
記憶領域Ｂの記憶メモリーブロツク９B′の２番
目のアドレスに記憶されていた差重量β₂から記憶
領域Ｃの記憶メモリーブロツク９Ｃに記憶されて
いる組合せ加算重量C_1〜16を順に減算し、この答
｜γ｜を前記同様に比較部１３に出力して比較さ
せ、比較結果に応じて記憶更新の動作をさせる。
このようにして記憶領域Ｂの記憶メモリーブロツ
ク９B′に記憶された差重量β_1〜16の全てに対する、
記憶領域Ｃの記憶メモリーブロツク９Ｃに記憶さ
れている組合せ加算重量C_1〜16の全ての組合せの
減算が終了すると、次に記憶領域Ａの記憶メモリ
ーブロツク９A′の２番目のアドレスに記憶され
ている差重量α₂に対して、記憶領域Ｂの記憶メモ
リーブロツク９Ｂに記憶されている組合せ加算重
量B_1〜16を順次減算し、この答β_1〜16＝α₂−B_1〜16を
記憶領域Ｂの記憶メモリーブロツク９B′に各々
書込む。そして、この新たに書込まれた記憶メモ
リーブロツク９B′の記憶内容β_1〜16に対して、記
憶領域Ｃの記憶メモリーブロツク９Ｃの各アドレ
スに記憶されている組合せ加算重量C_1〜16を順次
に組合せ減算し、16×16＝256通りの全ての答｜
γ｜を前記同様比較部１３と誤差重量メモリ１１
に送出して、比較及び比較結果に基づいた記憶更
新を行なわせ、最も小さな差重量｜γ｜と、これ
を与える組合せの組合せコードを、誤差重量メモ
リ１１及び組合せメモリ１２に記憶させる。これ
が終了すると、更に記憶領域Ａの記憶メモリーブ
ロツク９A′の３番目のアドレスに記憶されてい
た差重量α₃に対して、記憶メモリーブロツク９Ｂ
に記憶されている組合せ加算重量B_1〜16の減算を
行ない、これを記憶領域Ｂの記憶メモリーブロツ
ク９B′に記憶させ、これについて記憶領域Ｃの
記憶メモリーブロツク９Ｃに記憶されている組合
せ（加算重量Ｃ１〜Ｃ１６の全ての組合せ）減算
を実行し、その答｜γ｜の16×16＝256通りを、
前記同様比較部１３等に送出して、比較及び比較
結果に基づく記憶更新を行なわせる。これが終了
すると、更に組合せ加算重量B_1〜16と組合せ加算
重量C_1〜16に対する組合せ減算を記憶メモリーブ
ロツク９A′の４番目に記憶されている差重量α₄
に対して16×16＝256回実行してそれらの組合せ
減算の答である｜γ｜を比較部１３及び誤差重量
メモリ１１に逐一送出して、同様に比較等の動作
をさせる。このようにして、記憶領域Ａ、記憶領
域Ｂ、記憶領域Ｃに記憶された全ての組合せ加算
重量A_1〜4，B_1〜16，C_1〜16の全ての組合せによる、
設定値Aoからの組合せ減算を実行し、その答｜
γ｜として16×16×４＝1024個を得て、その中で
最小の答｜γ｜を１つ誤差重量メモリ１１に残
し、これを与えた組合せを組合せメモリ１２内の
組合せコードとして得ることができる。減算制御
部１４はこのような組合せ減算が終了すると、組
合せ減算完了信号ｆを組合せメモリ１２に送出し
て、組合せメモリ１２にこの組合せコードを排出
信号ｇとして計量機１，１…に出力させる。そし
て、この組合せコードに対応する計量機１，１…
が品物を排出して、今回の組合せ計量の結果得た
設定値Aoに等しいか最も近い組合せの品物を包
装させる。

そして排出が行なわれた計量機１，１…からは
対応する供給装置２，２…に排出完了信号ｈが送
出されて、排出で空になつた計量機１，１…に再
び適当なバラつきを持つて品物が供給され、一回
の組合せ計量動作が完了する。そして、包装機か
ら次回の包装準備完了を示すスタート信号ａの待
機状態に入る。そして、スタート信号ａが選択信
号発生部７に入力されると、前記同様に組合せ加
算が開始され、組合せ減算がなされ、以後連続し
て組合せ計量を行なうことができる。

上記第１実施例で用いた組合せ加算方法を用い
れば、10台の計量機１，１…を使用した場合、従
来の組合せ加算方法では2¹⁰−１＝1023回の組合
せ加算回数を必要としていたのに対し、2²＋2⁴＋
2⁴＝36回の組合せ加算回数でよいことになり、組
合せ加算回数を大幅に減少させることができて、
演算に要する時間を短縮できる。

なお、上記第１実施例では答α，βを算出した
時は、これを記憶部９のみに出力し、ANDゲー
ト回路１７，１８を非導通状態にしたままにし
て、比較部１３と誤差重量メモリ１１等にはこの
答の絶対値｜α｜，｜β｜を出力しないようにし
ているが、答α，βを算出した時も比較部１３へ
｜α｜，｜β｜を出力して、比較部１３にこの｜
α｜，｜β｜と誤差重量メモリ１１の記憶内容と
を比較させるようにしてもよい。この場合は
ANDゲート回路１７，１８が不要となる。

前記第１実施例は品物の計量値に対する組合せ
加算回数の減少のみを図つたものであつたが、求
める組合せに設定値以上、或いは上下限誤差内と
いう条件を追加すると、設定値に対する各組合せ
加算重量の組合せ減算回数の減少をも図ることが
できる。そこで、第２の実施例として、組合せを
求める条件を設定値以上で設定値に等しいか最も
近いとした場合について説明する。

この第２実施例の場合第１図構成例における組
合せ減算部を第２図に示す組合せ減算部１０に代
えて、第４図に示す構成の組合せ減算部１０′を
用いる。第４図において第２図の構成と異なる所
は減算結果の判定部１９を設け、減算の答が正か
負かを判定して、この判定結果を出力し、減算制
御部１４等を制御することである。すなわち、後
述する様に設定値Aoから各々の組合せ加算重量
A_1〜4を減算したα_1〜4、又は設定値Aoから各々の
組合せ加算重量A_1〜4及び組合せ加算重量B_1〜16を
減算した答β_1〜16、更に設定値Aoから各々の組合
せ加算重量A_1〜4及び組合せ加算重量B_1〜16及び組
合せ加算重量C_1〜16を減算した答γ_1〜16が正か負か
によつて判定の出力をする。すなわち減算した答
が正の時正信号Ｐを出力し、減算した答が零又は
負の時負信号ｑを出力し、正又は負の判定結果に
従つて判定信号ｒを出力する。正信号Ｐは減算部
１６から記憶部９への出力を制御するように設け
られたANDゲート回路２０を導通させる制御信
号として用いられ、負信号ｑは減算部１６から誤
差重量メモリ１１や比較部１３への出力を制御す
るANDゲート回路１７及び、コード発生カウン
タ１５から組合せメモリ１２への出力を制御する
ANDゲート回路１８を導通させる制御信号とし
て用いられる。また、判定信号ｒは減算制御部１
４が次の組合せ減算に必要な組合せコードをコー
ド発生カウンタ１５に発生させるための信号とし
て用いられる。

第１図と第４図で示されるこの第２実施例の動
作は次のようになる。

各計量機１，１…が計量値を出力し、包装機か
らのスタート信号ａにより、組合せ加算が開始さ
れ、記憶部９の各記憶領域Ａ，Ｂ，Ｃに組合せ加
算重量A_1〜4，B_1〜16，C_1〜16が書込まれ記憶保持さ
れるまでは第１の実施例で説明したのと同様であ
る。そして組合せ加算部８が加算完了信号Ｃを組
合せ減算部１０′内の減算制御部１４に出力する
と、次のような手順で、条件付き組合せ減算が実
行される。

まず減算制御部１４はコード発生カウンタ１５
にクリアー信号を送出して、全てを零クリアーす
ると共に、各カウンタ１５Ａ，１５Ｂ，１５Ｃを
１つずつカウントアツプしながら順に選択して、
そのカウント値を組合せコード信号ｎとして記憶
部９に出力させ、また読出し指令信号ｍを記憶部
９に送出して、コード発生カウンタ１５内のカウ
ンタ１５Ａ，１５Ｂ，１５Ｃの１つが発生する組
合せコード信号ｎに対応するアドレスの組合せ加
算重量を、記憶部９から減算部１６に出力させ
る。また減算制御部１４は減算部１６に減算指令
信号ｌを送出して、設定重量Aoから、記憶部９
の出力する各組合せ加算重量を順次に減算させ
る。この減算の手順は第２図に示した組合せ減算
部１０がブロツク分けした組合せ加算重量のブロ
ツク間の全ての組合せについて枝分れ状の分岐で
順に行つていたのと異なり、各ブロツクを位づけ
し上位から下位に向かう枝分れ状の分岐の各組合
せ減算の答について、正であるかチエツクしなが
ら行ない、負又は零になつた時には、その分岐の
それより下位に向かう減算は省略するという形式
で進められる。

まず初めに設定値Aoから記憶領域Ａの記憶メ
モリーブロツク９Ａの１番目のアドレスに記憶さ
れた組合せ加算重量A₁を減算する。この答α₁＝
Ao−A₁が負又は零であれば、判定部１９は負信
号ｑと判定信号ｒを出力し、その答α₁＝Ao−A₁
の絶対値｜α₁｜をANDゲート回路１７を介して
誤差重量メモリ１１及び比較部１３に送出し、最
初の出力であるため無条件で誤差重量メモリ１１
にこの｜α₁｜を書込むと共に、その時の組合せを
ANDゲート回路１８を介して組合せメモリ１２
に無条件で書込み、組合せ加算重量A₁を用いた
組合せ減算の分岐を終了し、直ちに後述する同位
の次の組合せ減算、すなわち組合せ加算重量A₂
を用いた組合せ減算の分岐に飛ぶ。これに対して
この答α₁が正であればこの分岐を継続し、判定部
１９は判定信号ｒを出力すると共に正信号ｐを
ANDゲート回路２０に送出して、この答α₁を記
憶部９の記憶領域Ａの記憶メモリーブロツク９
A′の１番目のアドレスに書込む。そして、この
答α₁から記憶領域Ｂの記憶メモリーブロツク９Ｂ
の１番目のアドレスに記憶された組合せ加算重量
B₁を減算部１６に減算させ、この答β₁＝α₁−B₁
が正か負かを判定部１９に判定させる。この答β₁
が零又は負であれば、この答β₁を絶対値｜β₁｜と
して、前述のようにANDゲート回路１７を介し
て誤差重量メモリ１１及び比較部１３に出力させ
る。この時の出力も最初の出力であるため、この
答｜β₁｜を誤差重量メモリ１１に無条件で書込
み、この時の組合せを組合せメモリ１２に記憶さ
せる。そしてこの答β₁を用いた組合せ減算の分岐
を終了し、β₁と同位の次の組合せ減算に移行す
る。すなわち後述する差重量α₁から組合せ加算重
量B₂を減算して得る答β₂を用いた組合せ減算の
分岐である。これに対して上記答β₁が正であつた
場合には、この分岐を継続し、判定部１９は正信
号ＰをANDゲート回路２０に送出して、この答
β₁を記憶部９の記憶領域Ｂの記憶メモリーブロツ
ク９B′の１番目のアドレスに書込む。そして、
この答β₁から記憶領域Ｃの記憶メモリーブロツク
９Ｃの１番目のアドレスに記憶された組合せ加算
重量C₁を減算部１６に減算させ、この答γ₁＝β₁−
C₁が正か負かを判定部１９に判定させる。この
答γ₁が零又は負であれば、この答γ₁を絶対値｜γ₁
｜として前述のようにANDゲート回路１７を介
して誤差重量メモリ１１及び比較部１３に出力さ
せる。このγ₁も最初の答であるため前述のように
無条件で、誤差重量メモリ１１に記憶させ、この
時の組合せの組合せコードを組合せメモリ１２に
記憶させる。そして、同位の次の組合せ減算に移
行する。なお、この後判定部１９が答αβγの零又
は負を検出して負信号ｑを出力した場合は、比較
部１３が動作し、既に誤差重量メモリ１１に記憶
されている差重量と、その時の答α，β，γの絶
対値｜α｜，｜β｜，｜γ｜とを比較し、その時の
答α，β，γの絶対値｜α｜，｜β｜，｜γ｜の方
が小さかつた場合のみ誤差重量メモリ１１及び組
合せメモリ１２の記憶更新をする。一方、この答
γ₁が正であつた場合は何もしないで、この位が最
下位であるため、同位の次の組合せ減算部に移行
する。すなわち記憶メモリーブロツク９B′の１
番目のアドレスに書込まれた答β₁＝α₁−β₁から、
記憶領域Ｃの記憶メモリーブロツク９Ｃの２番目
のアドレスに記憶された組合せ加算重量C₂を減
算部１６に減算させ、この答γ₂＝β₁−C₂が正か負
かを前回と同様に判定部１９に判定させる。この
答γ₂が負又は零の時、判定部１９は負信号ｑを出
力し、この答の絶対値｜γ₂｜をANDゲート回路
１７を介して誤差重量メモリ１１及び比較部１３
に出力させるが、この負信号出力が最初の出力で
あるから無条件で誤差重量メモリ１１にこの答の
絶対値｜γ²｜を記憶させ、組合せメモリ１２にこ
の答の絶対値｜γ²｜を与える組合せを記憶させ
る。この後記憶メモリーブロツク９B′の１番目
のアドレスに記憶された答β₁＝α₁−B₁から記憶
領域Ｃの記憶メモリーブロツク９Ｃの３番目のア
ドレスから16番目のアドレスに記憶されている組
合せ加算重量C_3〜16について、同様の組合せ減算
及び比較等の処理を順次進めて行く。そしてこの
処理が全部終ると、答β₁を用いた組合せ減算の分
岐が終了したことになり、β₁と同位の次の組合せ
減算に移行する。すなわち、記憶領域Ａの記憶メ
モリーブロツク９A′の１番目に記憶されていた
差重量α₁から、記憶領域Ｂの記憶メモリーブロツ
ク９Ｂの２番目に記憶された組合せ加算重量B₂
を減算部１６に減算させる。そして、その答β₂＝
α₁−B₂の正か負かを判定部１９に判定させ、前
記答β₁に対して行つたのと同様の組合せ減算及び
判定処理をさせる。そして、β₂自体が負又は零で
あつた場合、或いはβ₂に対する記憶メモリーブロ
ツク９Ｃの全ての記憶データC_1〜16の組合せ減算
が終了した場合に、この答β₂を用いた組合せ減算
の分岐が全て終了したことになり、β₂と同位の次
の組合せ減算、すなわち記憶領域Ａの記憶メモリ
ーブロツク９A′の１番目に記憶されていた差重
量α₁から、記憶領域Ｂの記憶メモリーブロツク９
Ｂの３番目に記憶されていた組合せ加算重量B₃
を減算部１６に減算させる分岐に移行する。この
後、記憶領域Ａの記憶メモリーブロツク９A′の
１番目に記憶されていた差重量α₁に対する、記憶
領域Ｂの記憶メモリーブロツク９Ｂに記憶されて
いる全ての組合せ加算重量B_3〜16の減算、及びこ
の答β_3〜16が正の場合に行なわれるこの答に対す
る記憶メモリーブロツク９Ｃに記憶されている全
ての組合せ加算重量C_1〜16の組合せ減算が終了す
ると答α₁を用いた組合せ減算の分岐が全て終了し
たことになり、α₁と同位の次の組合せ減算に移行
する。すなわち記憶領域Ａの記憶メモリーブロツ
ク９Ａの２番目のアドレスに記憶されていた差重
量A₂で、設定重量A₀を減算部１６に減算させ、
この答α₂＝Ao−A₂が正か負かを判定させる。α₂
が負又は零の時はこの答を絶対値｜α₂｜として、
誤差重量メモリ１１及び比較部１３に出力して、
比較部１３に既に誤差重量メモリ１１に記憶され
ている誤差重量と比較させ、｜α₂｜の方が小さい
時、記憶更新動作をさせる。そして、答α₂を用い
た組合せ減算の分岐を終了して、α₂と同位の次の
組合せ減算に移行する。一方α₂が正の時は、この
答α₂を用いた分岐を継続する。つまり、判定部１
９が出力する正信号ＰによつてANDゲート回路
２０が導通状態になり、この答α₂を記憶メモリー
ブロツク９A′の２番目のアドレスに書込む。そ
して、この答α₂に対して記憶メモリーブロツク９
Ｂに記憶されていた組合せ加算重量B_1〜16の減算、
及びこの答β_1〜16が正の場合に行なわれるこの答
に対する記憶メモリーブロツク９Ｃに記憶されて
いた組合せ加算重量C_1〜16の組合せ減算を行ない、
この答α₂に対する組合せ減算を全て終了すると、
答α₂に対する組合せ減算の分岐から、α₂と同位の
次の組合せ減算の分岐に移行する。すなわち減算
部１６に設定重量Aoから記憶メモリーブロツク
９Ａの３番目に記憶されている組合せ加算重量
A₃を減算させ、その答α₃＝Ao−A₃の正か負かを
判定部１９に判定させる動作に移行する。そして
答α₃が正の時は、組合せ減算を前記α₁及びα₂の場
合になしたのと同様に行ない、この答α₃に対する
組合せ減算の分岐を終了するとα₃と同位の次の組
合せ減算に移行し、答α₄＝Ao−A₄を同様の動作
で求めこの答α₄が正の時はこれに対する組合せ減
算の分岐を実行する。この答α₄の分岐を全て終了
すると、全ての組合せ減算が終了したことなる。
この時点で誤差重量メモリ１１には組合せ減算の
結果得られた最も小さな誤差重量が記憶され、組
合せメモリ１２には、この値を与える組合せコー
ドが記憶されており、この記憶されている組合せ
は、設定重量以上でかつ、設定重量に等しいか又
はそれに最も近い組合せである。次に減算制御部
１４は組合せ減算完了信号ｆを組合せメモリ１２
に送出してこの組合せコードを排出信号ｇとして
計量機１，１…に出力させる。計量機１，１…が
この組合せコードに対する品物を包装機に排出
し、供給装置２，２…に排出完了信号ｈを送出
し、空になつた計量機１，１…が再び品物の供給
を受けると、包装機から包装準備完了を示すスタ
ート信号ａの入力を受ける待機状態に入る。

なお、上記第２実施例において、組合せ減算の
条件は設定値以上というものであつたが、上下限
誤差内、例えば＋−10ｇ以内という条件で行なつ
てもよい。この場合は判定部１９は次のように構
成する。すなわち負信号ｑに換えて答α，β，γ
が上下限誤差内にある時のみ出力する誤差内信号
ｑをANDゲート回路１７，１８に出力してこれ
らを導通させる。また答α，β，γが上限誤差を
超えている時ANDゲート回路２０を導通させる
上限以上信号ｐを出力させる。

また答α，β，γが下限誤差以下の時は、上記
誤差内信号ｑと上限以上信号ｐを共に出力せず、
従つてANDゲート回路１７，１８，２０は非導
通となる。

また上記第１及び第２の実施例では設定値に等
しいか、又は最も近い組合せ重量を求める組合せ
計量の場合について説明したが、設定個数に等し
いか、又は最も近い組合せを求める組合せ計数の
場合にも同様に実施できる。この場合はＡ／Ｄ変
換器４から出力される品物の重量を一旦品物の単
体重量で除して品物の個数に変換してから組合せ
加算部８に入力し、以後の演算を全て個数で行な
うことになる。

なお、上記第１及び第２の実施例では10台の計
量機１，１…の計量値G₁，G₂…G₁₀を２：４：４
の割合にグループ分けしていたが、計量機の台数
及びグループ分けの割合は任意に設定することが
できる。なおグループ分けの割合によつて組合せ
加算の回数が変化することは勿論である。また、
上記第１及び第２の実施例では計量機の台数と等
しい数の計量値を得ているが、一台又は複数の計
量機を用いて一台の計量機で複数回計量すること
によつて計量機の台数以上の数の計量値を得てそ
れらの計量値をグループ分けして組合せ加算を行
なうこともできる。また、組合せ加算重量は記憶
領域Ａに４種類、記憶領域Ｂに16種類、記憶領域
Ｃに16種類ずつ記憶させ、全部で36種類記憶させ
ているが、この内A₁，B₁，C₁，は零であるから、
この三つの組合せ加算は省略してもよい。そして
A₁，B₁，C₁には無条件で零を記憶させる。そう
すると加算回数は33回でよい。また零の組合せ加
算重量の記憶を省略し、零の組合せ加算重量に対
する組合せ減算を省略するようにしてもよく、そ
うすれば演算回数がさらに減少する。また上記第
１及び第２の実施例では組合せ減算の減算順を、
各記憶領域で第１のアドレスから最終アドレスま
でカウントアツプしながら、記憶領域Ａから記憶
領域Ｂ、さらに記憶領域Ｃへと移行しているが、
この減算順は任意で、例えば記憶領域Ｂから記憶
領域Ｃ、さらに記憶領域Ａへと移行させるように
してもよい。

また、上記第１及び第２実施例では、組合せ加
算及び、組合せ減算を、計量機で得たアナログ量
を一旦デジタル量に変換してから演算を実行して
いるが、アナログ量のままで演算処理する構成と
してもよい。その場合はＡ／Ｄ変換器４及びアナ
ログマルチプレクサ３は不要となる。そして組合
せ加算及び組合せ減算はアナログ演算で行なうこ
とになる。

以上の如く、本発明の第１発明は第１実施例及
び第２実施例で説明したように、複数の品物を計
量して得られた複数の計量値又はこれらの計量値
より求めた複数の計数値を幾つかのグループに分
け、各グループ内において組合せ加算を行ない、
この組合せ加算の答に対して設定値より組合せ減
算して、設定値に等しいか又はそれに近い組合せ
を得るようにしたから、その組合せ加算回数を数
十分の一に減少して演算時間を短縮できる。

更に本発明の第２発明は第２実施例で説明した
ように、第１発明の組合せ加算の答の各グループ
を位づけし、各グループの１つ１つの組合せ加算
値を順次且つ上位から下位にむけて、全てが組合
されるように、枝分れ状の分岐で、設定値より順
次減算する組合せ減算をし、その途中の減算の答
が所定の条件を満足した場合にその枝分れ状分岐
のそれよりも下位の減算を省略して、設定条件内
で且つ設定値に対して等しいか又はそれに近い組
合せを得るようにしたから、組合せ加算回数の減
少に加えて組合せ減算回数の減少をも図ることが
でき、更に演算時間を短縮できる。

さらに、各本発明に係る組合せ計量又は計数装
置として、品物の重量を計量する計量機と、計量
機で計量して得られた複数の計量値又はこれらの
計量値より求めた計数値を幾つかのグループにグ
ループ分けして、各グループごとに組合せ加算す
る手段と、組合せ加算の答を記憶する記憶部と、
設定値から組合せ加算の答を組合せ減算する組合
せ減算手段と、組合せ減算した設定値からの誤差
が零又は小さくなる組合せを求める手段とを具備
したものを提供したから、組合せ加算回数又は、
組合せ加算回数と組合せ減算回数の減少による演
算時間短縮の効果により、組合せ計量又は組合せ
計数装置の計量又は計数能力の向上を図ることが
できる。

さらに各本発明では計量して得た複数の計量値
又はこれらの計量値より求めた複数の計数値をグ
ループ分けしてから、グループ内のもの同士組合
せ加算させ、これを記憶部９内に記憶させるか
ら、グループ分けせず、全ての組合せに対して組
合せ加算し、これらの答を全て記憶させて、記憶
した内より設定値に等しいか又はそれに最も近い
組合せを求める従来の方式に比べ、記憶の容量を
小さくできる。

【図面の簡単な説明】

第１図は本発明の基本構成を示す構成図、第２
図はその第１実施例における組合せ減算部の構成
図、第３図はその記憶部の一例を示す構成図、第
４図はその第２実施例における組合せ減算部の構
成図である。１……計量機、２……供給装置、３……アナロ
グマルチプレクサ、４……Ａ／Ｄ変換器、５……
制御部、６……重量設定部、７……選択信号発生
部、８……組合せ加算部、９……記憶部、１０，
１０′……組合せ減算部、１１……誤差重量メモ
リ、１２……組合せメモリ、１３……比較部、１
４……減算制御部、１５……コード発生カウン
タ、１６……減算部、１７，１８，２０……
ANDゲート回路、１９……判定部、Ａ……記憶
領域Ａ、Ｂ……記憶領域Ｂ、Ｃ……記憶領域Ｃ、
ａ……スタート信号、ｂ……選択信号、ｃ……組
合せ加算完了信号、ｄ……記憶信号、ｅ……記憶
信号、ｆ……組合せ減算完了信号、ｇ……排出信
号、ｈ……排出完了信号、ｌ……減算指令信号、
ｍ……読出し指令信号、ｎ……組合せコード信
号、ｏ……ON信号、ｐ……正信号、ｑ……負信
号、ｒ……判定信号、Ao……設定値、A_1〜4，
B_1〜16，C_1〜16……組合せ加算重量、α_1〜4，β_1〜16
，
γ……差重量。

Claims

【特許請求の範囲】１品物の重量を計量する計量機と、計量機で計
量して得られた複数の計量値又はこれらの計量値
より求めた複数の計数値を幾つかのグループにグ
ループ分けして、各グループごとに組合せ加算す
る手段と、組合せ加算の答を記憶する記憶部と、
設定値から上記記憶部の組合せ加算した答を各グ
ループ毎に順次組合せ減算する組合せ減算手段
と、組合せ減算した設定値からの誤差を記憶する
記憶部と、上記誤差に対応する組合せコードを記
録する記憶部と、上記記憶部に記憶した誤差と、
今回の組合せ減算した設定値からの誤差とを順次
比較する比較手段と、該比較手段で比較した上記
誤差が小さな方を選択して組合せ誤差値が零又は
小さくなる組合せを求め、これを上記誤差を記憶
している記憶部の誤差と上記組合せコードを記憶
している記憶部の組合せコードとを更新する手段
と、組合せコードに対応した計量機の被計量物を
排出する手段とからなることを特徴とする組合せ
計量又は計数装置。２品物の重量を計量する計量機と、計量機で計
量して得られた複数の計量値又はこれらの計量値
より求めた複数の計数値を幾つかのグループにグ
ループ分けして、各グループごとに組合せ加算す
る手段と、各グループの１つ１つの組合せ加算値
を順次且つグループの上位から下位に向けて枝分
れ状の分岐で設定値から順次組合せ減算する減算
手段と、組合せ減算した設定値からの誤差を正又
は零か負に判定する判定部と、該判定の結果零か
負の誤差を記憶する記憶部と、該記憶部の誤差と
対応する組合せコードを記憶する記憶部と、上記
記憶部に記憶した誤差と今回の組合せ減算した設
定値からの誤差の内、零か負の誤差とを順次比較
する比較手段と、該比較手段で比較した上記誤差
が小さな方を選択して組合せ誤差値が零又は負の
小さくなる組合せを求め、これを上記誤差を記憶
している記憶部の誤差と上記組合せコードを記憶
している記憶部の組合せコードとを更新する手段
と、組合せコードに対応した計量機の被計量物を
排出する手段とからなることを特徴とする組合せ
計量又は計数装置。