JPH01288939A - セントラル・プロセッサ・ユニットのウェイトステート発生装置 - Google Patents
セントラル・プロセッサ・ユニットのウェイトステート発生装置Info
- Publication number
- JPH01288939A JPH01288939A JP11870888A JP11870888A JPH01288939A JP H01288939 A JPH01288939 A JP H01288939A JP 11870888 A JP11870888 A JP 11870888A JP 11870888 A JP11870888 A JP 11870888A JP H01288939 A JPH01288939 A JP H01288939A
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- JP
- Japan
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- signal
- cpu
- active
- processor unit
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- Pending
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- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000002776 aggregation Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パーソナル・コンピュータのＣＰＵの動作ク
ロックにおいてＴ３ステートとＴ４ステートの間に所望
の数のウェイトステートを挿入するためのセントラル・
プロセッサ・ユニットのウェイトステート発生装置に関
する。
ロックにおいてＴ３ステートとＴ４ステートの間に所望
の数のウェイトステートを挿入するためのセントラル・
プロセッサ・ユニットのウェイトステート発生装置に関
する。
従来、パーソナルコンピューターに使用されている８０
系ＣＰＵはＴＩＴ２Ｔ３Ｔ４の４つのステートを持つが
、動作の遅いオプション・デバイス（ハード・ディスク
、フロッピー・ディスク、プリンター等）をアクセスす
る際には、Ｔ３と′ｒ４の間にウェイトステート（以下
、Ｔ Ｗという、）が挿入される。この操作によって、
ＣＰＵのリード・ライト信号が引き仲ばされ、ＣＰＵが
動作の遅いオプション・デバイスをアクセスすることが
可能となる。この操作は、オプション・デバイスがＢＵ
ＳＹ信号を発することによって引き起こされる。オプシ
ョン・デバイス用コネクタには、オプション・デバイス
がＣＰＵへＢＵＳＹ信号を送るためのインターフェイス
が用意されている。
系ＣＰＵはＴＩＴ２Ｔ３Ｔ４の４つのステートを持つが
、動作の遅いオプション・デバイス（ハード・ディスク
、フロッピー・ディスク、プリンター等）をアクセスす
る際には、Ｔ３と′ｒ４の間にウェイトステート（以下
、Ｔ Ｗという、）が挿入される。この操作によって、
ＣＰＵのリード・ライト信号が引き仲ばされ、ＣＰＵが
動作の遅いオプション・デバイスをアクセスすることが
可能となる。この操作は、オプション・デバイスがＢＵ
ＳＹ信号を発することによって引き起こされる。オプシ
ョン・デバイス用コネクタには、オプション・デバイス
がＣＰＵへＢＵＳＹ信号を送るためのインターフェイス
が用意されている。
最近はパーソナルコンピューターの演算処理速度を上げ
るために、ＣＰＵの動作クロック周波数の高い機種が出
てきている。しかし、従来の動作クロック周波数のパー
ソナルコンピューター用に作られたアプリケーションソ
フトが、動作クロック周波数の高いパーソナルコンピュ
ーター上では走らないことがあるという問題が存在する
。この様な現象のひとつの原因としては、前記アプリケ
ーションソフト内でループ命令によってタイミングをと
っていた箇所が、動作クロックの高周波数化に伴って短
くなることが考えられる。そこで本発明は従来のこの裸
な問題点を解決するため、オプション・デバイス用に設
けられているＢｔＪＳＹ信号を使って、ＣＰＵが所定の
メモリをアクセスする際にもＴＷを発生させることによ
って、ＣＰＵの動作を部分的に遅くさせ、前記アプリケ
ーションソフトが走るようにするセントラル・プロセッ
サ・ユニットのウェイトステート発生装置を得ることを
目的としている。
るために、ＣＰＵの動作クロック周波数の高い機種が出
てきている。しかし、従来の動作クロック周波数のパー
ソナルコンピューター用に作られたアプリケーションソ
フトが、動作クロック周波数の高いパーソナルコンピュ
ーター上では走らないことがあるという問題が存在する
。この様な現象のひとつの原因としては、前記アプリケ
ーションソフト内でループ命令によってタイミングをと
っていた箇所が、動作クロックの高周波数化に伴って短
くなることが考えられる。そこで本発明は従来のこの裸
な問題点を解決するため、オプション・デバイス用に設
けられているＢｔＪＳＹ信号を使って、ＣＰＵが所定の
メモリをアクセスする際にもＴＷを発生させることによ
って、ＣＰＵの動作を部分的に遅くさせ、前記アプリケ
ーションソフトが走るようにするセントラル・プロセッ
サ・ユニットのウェイトステート発生装置を得ることを
目的としている。
本発明のセントラル・プロセッサ・ユニットのウェイト
ステート発生装置は、第１図に示すように、ＣＰＵから
のリード・ライト信号を受は取るコマンド受信手段１と
、アドレス選択手段２と、ＣＰＵの動作クロックを計数
する計数手段３と、コマンド受信手段１とアドレス選択
手段２と計数手段３によって制御されＢＵＳＹ信号を出
力するＢＵＳＹ信号出力手Ｐｉ４からなる。
ステート発生装置は、第１図に示すように、ＣＰＵから
のリード・ライト信号を受は取るコマンド受信手段１と
、アドレス選択手段２と、ＣＰＵの動作クロックを計数
する計数手段３と、コマンド受信手段１とアドレス選択
手段２と計数手段３によって制御されＢＵＳＹ信号を出
力するＢＵＳＹ信号出力手Ｐｉ４からなる。
本発明のセントラル・プロセッサ・ユニットのウェイト
ステート発生装置を第１図に基づいて説明する。コマン
ド受信手段１は、パーソナルコンピューターのオプショ
ン・デバイス用コネクタを通してＣＰＵからのメモリ・
リード信号８あるいはメモリ・ライト信号９を受信し信
号５をアクティブにする。アドレス選択手段２は、ＣＰ
Ｕのアクセスするアドレスを判断して選択的に信号６を
アクティブにする。アドレスは、アドレス・バス１０を
通してアドレス選択手段２に伝えられる。
ステート発生装置を第１図に基づいて説明する。コマン
ド受信手段１は、パーソナルコンピューターのオプショ
ン・デバイス用コネクタを通してＣＰＵからのメモリ・
リード信号８あるいはメモリ・ライト信号９を受信し信
号５をアクティブにする。アドレス選択手段２は、ＣＰ
Ｕのアクセスするアドレスを判断して選択的に信号６を
アクティブにする。アドレスは、アドレス・バス１０を
通してアドレス選択手段２に伝えられる。
ＤＭＡ転送など、ＣＰＵのステートにＴＷを挿入しては
いけない場合がある。ＤＭＡ転送で使用されるメモリ領
域をアドレス選択手段２に設定して、このアドレスがア
クセスされたときは信号６がアクティブにならない、計
数手段３はＣＰＵの動作クロックをかぞえて、信号７を
通してＢＵＳＹ信号発生手段４を制御する。ＢＵＳＹ信
号発生手段４はＢＵＳＹ信号１２を出力する。ＢｔＪＳ
Ｙ信号１２は通常ハイ・インピーダンス状態であるが、
信号５．６によってＢＵＳＹ信号はアクティブとなる。
いけない場合がある。ＤＭＡ転送で使用されるメモリ領
域をアドレス選択手段２に設定して、このアドレスがア
クセスされたときは信号６がアクティブにならない、計
数手段３はＣＰＵの動作クロックをかぞえて、信号７を
通してＢＵＳＹ信号発生手段４を制御する。ＢＵＳＹ信
号発生手段４はＢＵＳＹ信号１２を出力する。ＢｔＪＳ
Ｙ信号１２は通常ハイ・インピーダンス状態であるが、
信号５．６によってＢＵＳＹ信号はアクティブとなる。
ＣＰＵが所定の数のＴＷを経過した後、信号７によって
ＢＵＳＹ信号１２は再びノン・アクティブとなる。する
とＣＰＵはリード・サイクルあるいはライト・サイクル
を終了し、信号５によってＢＵＳＹ信号１２は再びハイ
・インピーダンス状態となる。
ＢＵＳＹ信号１２は再びノン・アクティブとなる。する
とＣＰＵはリード・サイクルあるいはライト・サイクル
を終了し、信号５によってＢＵＳＹ信号１２は再びハイ
・インピーダンス状態となる。
以下に、本発明のセントラル・プロセッサ・ユニットの
ウェイトステート発生装置を実施例に基づいて説明する
。第２図は本発明の実施例を示す図であり、ＯＲゲート
１３と、ＡＮＤゲート１４と、デコーダ１５と、３ステ
ートゲート１７と、リード・ライト信号検出回路１６と
、計数回路１８と、初期値設定回路１つからなっている
。ＢＵＳＹ信鰺１２と、メモリ・リード信号８と、メモ
リ・ライト信号９と、アドレス・バス１０と、ＣＰＵの
動作クロック１１はパーソナルコンピューターのオプシ
ョン・デバイス用コネクタに接続される。メモリ・リー
ド信号８と、メモリ・ライト信号９はＯＲゲート１３で
受信され、信号２０を介してＡＮＤゲート１４と、リー
ド・ライト信号検出回路１６へ伝えられる。デコーダ１
５はアドレス・バスｌＯをデコードし１゛Ｗを挿入して
よいメモリ・アドレスがアクセスされているかどうかを
、信号２１を介してＡＮＤゲート１４に伝える。
ウェイトステート発生装置を実施例に基づいて説明する
。第２図は本発明の実施例を示す図であり、ＯＲゲート
１３と、ＡＮＤゲート１４と、デコーダ１５と、３ステ
ートゲート１７と、リード・ライト信号検出回路１６と
、計数回路１８と、初期値設定回路１つからなっている
。ＢＵＳＹ信鰺１２と、メモリ・リード信号８と、メモ
リ・ライト信号９と、アドレス・バス１０と、ＣＰＵの
動作クロック１１はパーソナルコンピューターのオプシ
ョン・デバイス用コネクタに接続される。メモリ・リー
ド信号８と、メモリ・ライト信号９はＯＲゲート１３で
受信され、信号２０を介してＡＮＤゲート１４と、リー
ド・ライト信号検出回路１６へ伝えられる。デコーダ１
５はアドレス・バスｌＯをデコードし１゛Ｗを挿入して
よいメモリ・アドレスがアクセスされているかどうかを
、信号２１を介してＡＮＤゲート１４に伝える。
ＡＮＤゲート１４は信号２２を介して３ステートゲート
１７を制御する。３ステートゲート１７は信号２２に基
づいて、信号２３とＢＵＳＹ信号をつないだり切ったり
する。リード・ライト信号検出回路１６は信号２０がア
クティブになると同時に信号２３をアクティブにし、信
号２４を介して計数回路１８を始動させる。計数回路１
８はＣＰＵの動作クロック１１をかぞえて、信号２５を
介してリード・ライト信号検出回路１６を制御し、信号
２３をノン・アクティブにする。するとＢＵＳＹ信号１
２もノン・アクティブとなり、ＣＰＵはメモリ・リード
サイクルあるいはメモリ・ライト・サイクルを終了し、
それに伴って信号２０゜２２もノン・アクティブとなり
、信号２３とＢＵＳＹ信号１２は３ステートゲート１７
によって切り離される。初期値設定回路１９は計数回路
１８の初期値を設定する。これによって挿入すべきＴＷ
の数が決まる。なお、第１図のブロック図と第２図の回
路図の対応づけは、ＯＲゲート１３とＡＮＤゲート１４
がコマンド受信手段であり、デコーダ１５がアドレス選
択手段２であり、リード・ライト信号検出回路１６と３
ステートゲート１７がＢＵＳＹ信号出力手段４であり、
計数回路１８と初期値設定回路１９が計数手段３である
。
１７を制御する。３ステートゲート１７は信号２２に基
づいて、信号２３とＢＵＳＹ信号をつないだり切ったり
する。リード・ライト信号検出回路１６は信号２０がア
クティブになると同時に信号２３をアクティブにし、信
号２４を介して計数回路１８を始動させる。計数回路１
８はＣＰＵの動作クロック１１をかぞえて、信号２５を
介してリード・ライト信号検出回路１６を制御し、信号
２３をノン・アクティブにする。するとＢＵＳＹ信号１
２もノン・アクティブとなり、ＣＰＵはメモリ・リード
サイクルあるいはメモリ・ライト・サイクルを終了し、
それに伴って信号２０゜２２もノン・アクティブとなり
、信号２３とＢＵＳＹ信号１２は３ステートゲート１７
によって切り離される。初期値設定回路１９は計数回路
１８の初期値を設定する。これによって挿入すべきＴＷ
の数が決まる。なお、第１図のブロック図と第２図の回
路図の対応づけは、ＯＲゲート１３とＡＮＤゲート１４
がコマンド受信手段であり、デコーダ１５がアドレス選
択手段２であり、リード・ライト信号検出回路１６と３
ステートゲート１７がＢＵＳＹ信号出力手段４であり、
計数回路１８と初期値設定回路１９が計数手段３である
。
以上、説明したように本発明のセントラル・プロセッサ
・ユニットのウェイトステート発生装置はオプション・
デバイス用に設けられているＢＵＳＹ信号を利用して、
ＣＰＵの４つのステートの間にＴＷを挿入させる。この
操作によって、ＣＰＵのメモリ・リード信号、メモリ・
ライト信号を適度に引き伸ばすことができる。この操作
によって、動作クロック周波数の高いパーソナルコンピ
ューター上において、ループ命令等によるソフトウェア
的タイマーが短くなることに起因してアブリゲーション
ソフトが正常に動作しないという問題点が解消される。
・ユニットのウェイトステート発生装置はオプション・
デバイス用に設けられているＢＵＳＹ信号を利用して、
ＣＰＵの４つのステートの間にＴＷを挿入させる。この
操作によって、ＣＰＵのメモリ・リード信号、メモリ・
ライト信号を適度に引き伸ばすことができる。この操作
によって、動作クロック周波数の高いパーソナルコンピ
ューター上において、ループ命令等によるソフトウェア
的タイマーが短くなることに起因してアブリゲーション
ソフトが正常に動作しないという問題点が解消される。
第１図は本発明のセントラル・プロセッサ・ユニットの
ウェイトステート発生装置のブロック図。 第２図は本発明の実施例の回路図。 ５・・・信号 ６・・・信号 ７・・・信号 ２０・・・信号 ２１・・・信号 ２２・・・信号 ２３・・・信号 ２４・・・信号 ２５・・・信号 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部 （他１名）第１図
ウェイトステート発生装置のブロック図。 第２図は本発明の実施例の回路図。 ５・・・信号 ６・・・信号 ７・・・信号 ２０・・・信号 ２１・・・信号 ２２・・・信号 ２３・・・信号 ２４・・・信号 ２５・・・信号 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部 （他１名）第１図
Claims (1)
- メモリ・リード信号及びメモリ・ライト信号を受信する
コマンド受信手段と、メモリのアドレスを選択するアド
レス選択手段と、セントラル・プロセッサ・ユニット（
以下、ＣＰＵという。）の動作クロックのクロック数を
かぞえる計数手段と、前記コマンド受信手段と前記アド
レス選択手段と前記計数手段によって制御されてＢＵＳ
Ｙ信号を出力するＢＵＳＹ信号出力手段からなり、ＢＵ
ＳＹ信号を出力することによって、ＣＰＵにウェイトス
テートを発生させることを特徴とするセントラル・プロ
セッサ・ユニットのウェイトステート発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11870888A JPH01288939A (ja) | 1988-05-16 | 1988-05-16 | セントラル・プロセッサ・ユニットのウェイトステート発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11870888A JPH01288939A (ja) | 1988-05-16 | 1988-05-16 | セントラル・プロセッサ・ユニットのウェイトステート発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01288939A true JPH01288939A (ja) | 1989-11-21 |
Family
ID=14743157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11870888A Pending JPH01288939A (ja) | 1988-05-16 | 1988-05-16 | セントラル・プロセッサ・ユニットのウェイトステート発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01288939A (ja) |
-
1988
- 1988-05-16 JP JP11870888A patent/JPH01288939A/ja active Pending
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