JPS58225421A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS58225421A JPS58225421A JP10963682A JP10963682A JPS58225421A JP S58225421 A JPS58225421 A JP S58225421A JP 10963682 A JP10963682 A JP 10963682A JP 10963682 A JP10963682 A JP 10963682A JP S58225421 A JPS58225421 A JP S58225421A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- input
- output device
- data
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明は特殊なデータ入出力制御アクセス方式を具備し
たデータ処理装置に関するもので。
たデータ処理装置に関するもので。
特にマイクロプロセッサとそれに接続された入出力装置
とのアクセスタイミング時間が異なる時に特殊なデータ
入出力制御アクセスを行うデータ処理装置に関する。
とのアクセスタイミング時間が異なる時に特殊なデータ
入出力制御アクセスを行うデータ処理装置に関する。
（従来技術の説明）
従来からマイクロプロセッサを使用したデータ処理装置
においては、マイクロプロセッサが備えたバスに接続さ
れた入出力装置のアクセスタイミング時間が、このマイ
クロプロセッサのアクセスタイミング時間とは異なる場
合がある。
においては、マイクロプロセッサが備えたバスに接続さ
れた入出力装置のアクセスタイミング時間が、このマイ
クロプロセッサのアクセスタイミング時間とは異なる場
合がある。
この様なときには、入出力装置のアクセス時間に合わせ
るために、マイクロプロセッサに待ち。
るために、マイクロプロセッサに待ち。
あるいは保持（Ｗａｉｔ、または、［（ｏｌｄ）の機能
を持たせ、入出力装置のアクセスが終了する迄マイクロ
プロセッサの動作を停止させていた。従って、入出力装
置のアクセスタイミング時間がマイクロプロセッサのア
クセスタイミング時間よりも著しく長い場合には、その
期間にわたってマイクロプロセッサの処理が停止してし
まうため、マイクロプロセッサの処理能力が低下すると
いう欠点があった。
を持たせ、入出力装置のアクセスが終了する迄マイクロ
プロセッサの動作を停止させていた。従って、入出力装
置のアクセスタイミング時間がマイクロプロセッサのア
クセスタイミング時間よりも著しく長い場合には、その
期間にわたってマイクロプロセッサの処理が停止してし
まうため、マイクロプロセッサの処理能力が低下すると
いう欠点があった。
（発明の目的）
本発明の目的は読出しノくソファと書込みノくソファと
を介し、マイクロプロセッサと入出力装置とを接続し、
マイクロプロセッサとは独立に入出力装置に書込みアク
セスと読出しアクセスとを行い、読出し時には読出しバ
ッファにデータを入力したことＫよりマイクロプロセッ
サに割込みを発生させ、これによってマイクロプロセッ
サと入出力装置とのアクセスタイミング時間の相違に影
響されずに高速でアクセスを実施することができるデー
タ処理装置を提供することにある。
を介し、マイクロプロセッサと入出力装置とを接続し、
マイクロプロセッサとは独立に入出力装置に書込みアク
セスと読出しアクセスとを行い、読出し時には読出しバ
ッファにデータを入力したことＫよりマイクロプロセッ
サに割込みを発生させ、これによってマイクロプロセッ
サと入出力装置とのアクセスタイミング時間の相違に影
響されずに高速でアクセスを実施することができるデー
タ処理装置を提供することにある。
（発明の構成と作用の説明）
本発明によるデータ処理装置はマイクロプロセッサと、
入出力装置と、コマンドデコーダと。
入出力装置と、コマンドデコーダと。
デバイスデコーダと、読出しバッファと、書込みバッフ
ァと１割込みコントローラと、第１によび第２のタイミ
ングコントローラとを具備したものである。
ァと１割込みコントローラと、第１によび第２のタイミ
ングコントローラとを具備したものである。
マイクロプロセッサはアドレスバス、データバス、なら
びに制御バスを備え、割込み機能を ′１
有するものである。入出力装置は割込み機能を実現する
手段を有するものである。コマンドデコーｆはアドレス
バス上のコマンドを解読シテ指令を得るためのものであ
る。デバイスデコーダはアドレスバス上のデバイス情報
を解読してＩ１０デバイスアドレスを決定するためのも
のである。読出しバッファは入出力装置のデータをデー
タバスに送出する前に一時保持するためのものである。
びに制御バスを備え、割込み機能を ′１
有するものである。入出力装置は割込み機能を実現する
手段を有するものである。コマンドデコーｆはアドレス
バス上のコマンドを解読シテ指令を得るためのものであ
る。デバイスデコーダはアドレスバス上のデバイス情報
を解読してＩ１０デバイスアドレスを決定するためのも
のである。読出しバッファは入出力装置のデータをデー
タバスに送出する前に一時保持するためのものである。
書込みバッファはデータバス上のデータを入出力装置に
送出する前に一時保持するためのものである。割込みコ
ントローラはマイクロプロセッサに接続され、割込みを
制御するためのものである。第１のタイミングコン）ｏ
−ラはマイクロプロセッサカ書込ミハソファにデータを
書込んだタイミングを捕え、マイクロプロセッサとは独
立に入出力装置に書込みアクセスを行うためのものであ
る。第２のタイミングコントローラは入出力装置からの
受信側割込みのタイミングを捕え、マイクロプロセッサ
の動作とは独立に入出力装置に対して読出しアクセスを
与え、読出しバッファにデータを入力したことに依って
マイクロプロセッサに割込゛みを発生させるためのもの
である。
送出する前に一時保持するためのものである。割込みコ
ントローラはマイクロプロセッサに接続され、割込みを
制御するためのものである。第１のタイミングコン）ｏ
−ラはマイクロプロセッサカ書込ミハソファにデータを
書込んだタイミングを捕え、マイクロプロセッサとは独
立に入出力装置に書込みアクセスを行うためのものであ
る。第２のタイミングコントローラは入出力装置からの
受信側割込みのタイミングを捕え、マイクロプロセッサ
の動作とは独立に入出力装置に対して読出しアクセスを
与え、読出しバッファにデータを入力したことに依って
マイクロプロセッサに割込゛みを発生させるためのもの
である。
（実施例の説明）
次に本発明の実施例について図面を参照し詳細に説明す
る。第１図は本発明によるデータ入出力アクセス方式を
実現するための一実施例の概略ブロック図であり、第２
図は第１図における第１および第２のタイミングコント
ローラの回路図である。
る。第１図は本発明によるデータ入出力アクセス方式を
実現するための一実施例の概略ブロック図であり、第２
図は第１図における第１および第２のタイミングコント
ローラの回路図である。
第１図において、ｌはマイクロプロセッサ、２は低速度
で動作する入出力装置、３は入出力装置からの多重割込
みを制御する割込みコントローラ、４はマイクロプロセ
ッサからのＩ１０コマンドを解読するためのコマンドデ
コーダ。
で動作する入出力装置、３は入出力装置からの多重割込
みを制御する割込みコントローラ、４はマイクロプロセ
ッサからのＩ１０コマンドを解読するためのコマンドデ
コーダ。
５は入出力装置のＩ１０デバイスを選択するためのデバ
イスデコーダ、６はマイ、クロプロセッサからのコント
ロール信号に依りタイミングを制御するための第１のタ
イミングコントローラ、７は入出力装置２からの割込み
、ならびに第１のタイミングコントローラ６からの起動
指定に依シ制御を行々うための第２のタイミングコント
ローラ、８はトライステート出力を有する第１のドライ
バ、９は受信用の読出しバッファ、ｌＯは送信用の書込
みバッファ、１１はトライステート出力を有する第２の
ドライバである。また、第２図において１２は第１のＡ
ＮＤゲート、１３はＮＡＮＤゲート、１４はＯＲゲート
、１５はＲ８形の７リツプフロツブ、 １６は４人力の
第１のＤ形フリップフロップ、１７〜１９は第２〜第４
のＡＮＤゲート、２０は１人力の第２のＤ形フリップフ
ロップである。第１図において、マイクロプロセッサ１
はマイクロプロセッサ１の具備するデータバスと、第１
のドライバ８と、読出しバッファ９とを介して入出力装
置２に接続されている。また、マイクロプロセッサ１は
マイクロプロセッサ１の具備するデータバスと、書込み
バッファｌＯと、第２のドライバ１１とを介して入出力
装置２に接続されている。マイクロプロセッサ１が入出
力装置２からデータを受信するときには、入出力装置２
からデータ受信割込み信号＄ＲＩＮＴが第２のタイミン
グコントローラ７に与えられる。第２のタイミングコン
トローラ７ではＯＲゲート１４を介して入力された＄Ｒ
ＩＮＴ信号によりＲ８形フリップフロップ１５がセット
され、ステージカウンタとして動作する第１のＤ形フリ
ップフロップ１６を動作させる。入力クロックφの４ク
ロツク後に信号ＰＲＥＴがオンにたり、Ｒ８形フリップ
フロップ１５はリセットされる。この時、ステージカウ
ンタとして動作する第１のＤ形フリップフロップ１６で
は入出力装置２のアクセスタイミング信号＄ ｌ０ＲＱ
が生成され、第４のＡＮＤゲート１９で読出しを示す信
号＄ＲＤが生成される。このとき、入出力装置２に信号
＄ＲＤを与えて読出し動作を行う。読出されたデータは
信号＄ｌ０ＲＱによって読出しバッファ９にセットされ
、これと同時に割込み用の第２のＤ形フリップフロップ
２０がセットされる。これによって第２のタイミングコ
ントロー２７から信号ＨＩＮＴが送出され、割込みコン
トローラ３を介してマイクロプロセッサｌに割込み信号
ＩＮＴが送出される。
イスデコーダ、６はマイ、クロプロセッサからのコント
ロール信号に依りタイミングを制御するための第１のタ
イミングコントローラ、７は入出力装置２からの割込み
、ならびに第１のタイミングコントローラ６からの起動
指定に依シ制御を行々うための第２のタイミングコント
ローラ、８はトライステート出力を有する第１のドライ
バ、９は受信用の読出しバッファ、ｌＯは送信用の書込
みバッファ、１１はトライステート出力を有する第２の
ドライバである。また、第２図において１２は第１のＡ
ＮＤゲート、１３はＮＡＮＤゲート、１４はＯＲゲート
、１５はＲ８形の７リツプフロツブ、 １６は４人力の
第１のＤ形フリップフロップ、１７〜１９は第２〜第４
のＡＮＤゲート、２０は１人力の第２のＤ形フリップフ
ロップである。第１図において、マイクロプロセッサ１
はマイクロプロセッサ１の具備するデータバスと、第１
のドライバ８と、読出しバッファ９とを介して入出力装
置２に接続されている。また、マイクロプロセッサ１は
マイクロプロセッサ１の具備するデータバスと、書込み
バッファｌＯと、第２のドライバ１１とを介して入出力
装置２に接続されている。マイクロプロセッサ１が入出
力装置２からデータを受信するときには、入出力装置２
からデータ受信割込み信号＄ＲＩＮＴが第２のタイミン
グコントローラ７に与えられる。第２のタイミングコン
トローラ７ではＯＲゲート１４を介して入力された＄Ｒ
ＩＮＴ信号によりＲ８形フリップフロップ１５がセット
され、ステージカウンタとして動作する第１のＤ形フリ
ップフロップ１６を動作させる。入力クロックφの４ク
ロツク後に信号ＰＲＥＴがオンにたり、Ｒ８形フリップ
フロップ１５はリセットされる。この時、ステージカウ
ンタとして動作する第１のＤ形フリップフロップ１６で
は入出力装置２のアクセスタイミング信号＄ ｌ０ＲＱ
が生成され、第４のＡＮＤゲート１９で読出しを示す信
号＄ＲＤが生成される。このとき、入出力装置２に信号
＄ＲＤを与えて読出し動作を行う。読出されたデータは
信号＄ｌ０ＲＱによって読出しバッファ９にセットされ
、これと同時に割込み用の第２のＤ形フリップフロップ
２０がセットされる。これによって第２のタイミングコ
ントロー２７から信号ＨＩＮＴが送出され、割込みコン
トローラ３を介してマイクロプロセッサｌに割込み信号
ＩＮＴが送出される。
割込みを受けたマイクロプロセッサｌでは割込みをリセ
ットするためのＩ１０命令を送出する。
ットするためのＩ１０命令を送出する。
デバイスデコーダ５によって入出力装置２の選択信号Ｓ
ＥＬが送出され、コマンドデコーダ４によって解読され
て信号０Ｒ８Ｔになり、第２のＤ形フリップフロップ２
０はリセットされる。さらに、マイクロプロセッサ１は
読出しバッファ９に受信された内容を読出すためのＩ１
０命令も送出する。そこで、Ｉ１０アクセスタイミング
信号ｌ０ＲＱ、ＲＤが第１のタイミングコントローラ６
に与えられる。この時、第１のタイミングコントローラ
６における第１のＡＮＤゲート１２の論理積条件がとれ
て信号ＲＤＥが立上り。
ＥＬが送出され、コマンドデコーダ４によって解読され
て信号０Ｒ８Ｔになり、第２のＤ形フリップフロップ２
０はリセットされる。さらに、マイクロプロセッサ１は
読出しバッファ９に受信された内容を読出すためのＩ１
０命令も送出する。そこで、Ｉ１０アクセスタイミング
信号ｌ０ＲＱ、ＲＤが第１のタイミングコントローラ６
に与えられる。この時、第１のタイミングコントローラ
６における第１のＡＮＤゲート１２の論理積条件がとれ
て信号ＲＤＥが立上り。
読出しバッファの内容が第１のドライノく８を介してデ
ータバスに出力され、マイクロプロセッサ１に受信され
る。マイクロプロセッサｌから入出力装置２にデータを
送信するときには、入出力装置２からデータ送信要求割
込み信号＄８ＩＮＴが発生すると、割込みコントローラ
３を介してマイクロプロセッサ１に割込みが発生する。
ータバスに出力され、マイクロプロセッサ１に受信され
る。マイクロプロセッサｌから入出力装置２にデータを
送信するときには、入出力装置２からデータ送信要求割
込み信号＄８ＩＮＴが発生すると、割込みコントローラ
３を介してマイクロプロセッサ１に割込みが発生する。
マイクロプロセッサ１ではデータ送出割込みであると判
断すると、送信データを書込みバッファ１０に送出する
ためにＩ１０命令を送出する。この時、デバイスデコー
ダ５では入出力装置２のための選択信号ＳＦ！Ｌが立上
り、工１０アクセスタイミング信号ｌ０ＲＱ、ＷＯが第
１のタイミングコントローラ６に与えられる。そこで、
第１のタイミングコントローラ６のＮＡＮＤゲート１３
の論理積条件がとれて、書込みノくソファ１０のセット
タイ建ング信号ＷＤＳが書込みノくソファ１０に与えら
れ、マイクロプロセッサ１からの送信データが書込みバ
ッファ１０に書込まれる。これと同時に、第２のタイミ
ングコントローラ７では、ＯＲゲート１４を介してＲ８
形フリップフロップ１５がセットされ１．ステージカウ
ンタとして動作する第１のＤ形フリップフロップ１６が
動作する。そこで、入力クロックφの４クロツク後に信
号ＦＲ８Ｔが立上り、Ｒ８形フリップフロップ１５はリ
セットされる。次に、ステージカウンタとして動作する
第１のＤ形フリツブフロップ１６で入出力装置２のアク
セスタイミング信号＄ ｌ０ＲＱが生成され、第３のＡ
ＮＤゲート１８で書込みを示す信号＄ＷＤが生成される
。
断すると、送信データを書込みバッファ１０に送出する
ためにＩ１０命令を送出する。この時、デバイスデコー
ダ５では入出力装置２のための選択信号ＳＦ！Ｌが立上
り、工１０アクセスタイミング信号ｌ０ＲＱ、ＷＯが第
１のタイミングコントローラ６に与えられる。そこで、
第１のタイミングコントローラ６のＮＡＮＤゲート１３
の論理積条件がとれて、書込みノくソファ１０のセット
タイ建ング信号ＷＤＳが書込みノくソファ１０に与えら
れ、マイクロプロセッサ１からの送信データが書込みバ
ッファ１０に書込まれる。これと同時に、第２のタイミ
ングコントローラ７では、ＯＲゲート１４を介してＲ８
形フリップフロップ１５がセットされ１．ステージカウ
ンタとして動作する第１のＤ形フリップフロップ１６が
動作する。そこで、入力クロックφの４クロツク後に信
号ＦＲ８Ｔが立上り、Ｒ８形フリップフロップ１５はリ
セットされる。次に、ステージカウンタとして動作する
第１のＤ形フリツブフロップ１６で入出力装置２のアク
セスタイミング信号＄ ｌ０ＲＱが生成され、第３のＡ
ＮＤゲート１８で書込みを示す信号＄ＷＤが生成される
。
これらの信号は入出力装置２へ与えられる。この時第２
のＡＮＤゲー）１７で論理積の条件がとれて信号ＷＤＢ
が立上、す、書込みバッファ１０の内容が第２のドライ
バ１１を介して入出力装置２のデータ入力端子に与えら
れ、マイクロプロセッサ１からの送信データが入出力装
置２へ書込まれる。
のＡＮＤゲー）１７で論理積の条件がとれて信号ＷＤＢ
が立上、す、書込みバッファ１０の内容が第２のドライ
バ１１を介して入出力装置２のデータ入力端子に与えら
れ、マイクロプロセッサ１からの送信データが入出力装
置２へ書込まれる。
（発明の詳細な説明）
本発明には以上説明したように、読出しノくソファと書
込みバッファとを介し、マイクロプロセッサからのデー
タバスを入出力装置に接続しマイクロプロセッサの動作
とは独立して入出力装置に書込みアクセスと読出しアク
セスとを実施し、読出し時にはデータを読出しノ（ソフ
ァにいったん格納してマイクロプロセッサに割込みを発
生させることに依り、マイクロプロセッサの処理を中断
させることなく高速にデータの入出力動作を行わせるこ
とができ、高速のデータ処理装置を比較的低速で小規模
のハードウェアにより実現できると云う効果がある。
込みバッファとを介し、マイクロプロセッサからのデー
タバスを入出力装置に接続しマイクロプロセッサの動作
とは独立して入出力装置に書込みアクセスと読出しアク
セスとを実施し、読出し時にはデータを読出しノ（ソフ
ァにいったん格納してマイクロプロセッサに割込みを発
生させることに依り、マイクロプロセッサの処理を中断
させることなく高速にデータの入出力動作を行わせるこ
とができ、高速のデータ処理装置を比較的低速で小規模
のハードウェアにより実現できると云う効果がある。
第１図は本発明によるデータ処理装置の一実施例の構成
を示すブロック図、第２図は第１図に示した第１Ｔｈよ
び第２のタイミングコントローラの回路ブロック構成を
示す図である。 １・・・マイクロプロセッサ ２・・・入出力装置３
・・・割込みコントローラ ４・・・コマンドデコーダ ５・・・デバイスデコーダ ６．７・・・タイミングコントローラ ８．１１・・・ドライバ ９・・・読出しバッファ１
０・・・書込みバッファ
を示すブロック図、第２図は第１図に示した第１Ｔｈよ
び第２のタイミングコントローラの回路ブロック構成を
示す図である。 １・・・マイクロプロセッサ ２・・・入出力装置３
・・・割込みコントローラ ４・・・コマンドデコーダ ５・・・デバイスデコーダ ６．７・・・タイミングコントローラ ８．１１・・・ドライバ ９・・・読出しバッファ１
０・・・書込みバッファ
Claims (1)
- 【特許請求の範囲】 アドレスバス、データバス、にらびに制御ノくスを備え
１割込み機能を有するマイクロプロセッサと、前記割込
み機能を実現する手段を具備した入出力装置と、前記ア
ドレスノくス上のコマンドを解読するためのコマンドデ
コーダと、前記アドレスバス上のデバイス情報を解読し
てＩ１０デバイスアドレスを決定するためのデノくイス
デコーダと、前記データノくスに対して前記入出力装置
から送出すべきデータをいったん保持するための読出し
バッファと、前記データノ（スから前記入出力装置に対
して送出すべきデータをいったん保持するための書込み
）くソファと。 前記−ｆイクロプロセッサに接続されていテ前記割込み
機能を制御するための割込みコンドローラド、前記マイ
クロプロセッサが前記書込みノ（ソファにデータを書込
んだタイミングを捕えて前記マイクロプロセッサとは独
立に前記入出力装置に書込みアクセスを行うための第１
のタイミングコントロー２と、前記マイクロプロセッサ
に対する前記入出力装置からの受信割込みのタイミング
を捕えて前゛°記入出力装置に対する読出しアクセスを
前記マイクロプロセッサの動作とは独立に実施し、前記
読出しバッファにデータを入力したことに依って前記マ
イクロプロセッサに割込みを発生させるための第２のタ
イミングコントロー２とから構成したことを特徴とする
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10963682A JPS58225421A (ja) | 1982-06-25 | 1982-06-25 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10963682A JPS58225421A (ja) | 1982-06-25 | 1982-06-25 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58225421A true JPS58225421A (ja) | 1983-12-27 |
Family
ID=14515300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10963682A Pending JPS58225421A (ja) | 1982-06-25 | 1982-06-25 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58225421A (ja) |
-
1982
- 1982-06-25 JP JP10963682A patent/JPS58225421A/ja active Pending
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