JPH01289317A

JPH01289317A - Ｐｌｌ回路

Info

Publication number: JPH01289317A
Application number: JP63119738A
Authority: JP
Inventors: Osamu Yanaga; 弥永　修; Kazunari Yamamoto; 一成山本; Toshio Arai; 俊雄荒井; Kunio Morimoto; 森本　邦夫; Toshio Hayashi; 林　敏夫; Tadakatsu Kimura; 木村　忠勝
Original assignee: Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd; NTT Inc
Priority date: 1988-05-17
Filing date: 1988-05-17
Publication date: 1989-11-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、相補型ＭｏＳトランジスタ（以下、ＣＭＯ８
という）等を用いて構成されるＰＬＬ（フェイズ・ロッ
ク・ループ）回路、特にモノリシック化に適する完全積
分型低域フィルタ特性を持つＰＬＬ回路に関するもので
ある。

（従来の技術）従来、この種のＰＬＬ回路としては、例えば「アイ・イ
ー・イー・イー　ジャーナル　オブソリッド・ステイト
　サーキット（ＩＥＥＥ　ＪＯＵＲＮＡＬＯＦ　５ＯＬ
ＩＤ　−３Ｔ＾ＴＥ　ＣＩＲＣＵＩＴＳＪ　、５Ｃ−１
６［４］（１９８１−８＞（米）岩田・菊池・内材・森
野・中島著「ア　シングル・チップ　コーディク　ウィ
ズ　スイッチド・キャパシタ　フィルタ（Ａ　Ｓｉｎｇ
ｌｃ−Ｃｈｉｐ　Ｃｏｄｅｃ　ｖｉｔｈ　５ｗ１ｔｃｈ
ｅｄ　−Ｃａｐａｃｉｔｏｒ　ＦｉｌｔｅｒＳ）」Ｐ、
　３１５−３２０．１ｍ記載されるものがあった。以下
、その構成を図を用いて説明する。

第２図は従来の一般的なＰＬＬ回路の一構成例を示すブ
ロック図である。

このＰＬＬ回路は、位相比較器１０、低域フィルタ（以
下、ＬＰＦという）２０、及び電圧制御発振器（以下、
■ＣＯという）３０を備え、位相・比較器１０により、
入力信号Ｓｉと出力信号ＳＯの位相差を検出してその位
相差に応じた位相遅れの第１の制御信号５１０ａ、ある
いは位相進みの第２の制御信号５１０ｂを出力する。第
１．第２の制御信号５１０ａ、５１０ｂはＬＰＦ２０で
高周波骨が遮断され、その出力Ｓ２０に応じてＶＣＯ３
０の発振周波数が変化し、その発振周波数が出力信号Ｓ
ｏＯ形で位相比較器１０ヘフイードバツクされ、それに
よってＶＣＯ３０の発振周波数が入力信号Ｓｔの周波数
及び位相と一致するようになる。

この種のＰＬＬ回路は、大規模集積回路（ＬＳＩ’）化
等の発達により、１つの半導体基板上に形成され、つま
りモノリシック化され、とりわけモノリシック化のキー
ポイントとなるＬＰＦ２０とＶＣＯ３０の技術が前記文
献に記載されている。

第３図は第２図のＬＰＩ？’２０を完全積分型のＬＰＦ
で構成した回路図である。

このＬＰＦ２０は、第２図の位相比校器１０がら出力さ
れる第１．第２の制御信号５１０ａ。

５１０ｂによりそれぞれオン、オフ制御されるスイッチ
２１．２２を有し、そのスイッチ２１゜２２が電源電圧
Ｖｃｃとアース間に直列に接続され、そのスイッチ２１
．２２間のノードＮ１が、Ｌ　Ｉ）　Ｆ　２０の積分電
流を決定する抵抗２３に接続されている。抵抗２３と、
ＬＰＦ２０の出力電圧の中心を設定する電圧源２４とは
、演算増幅器２５の（−）側入力端子、（＋）側入力端
子にそれぞれ接続され、さらにその（−）側入力端子が
抵抗２６及び精分容量２７の下部電極、上部電極を介し
て演算増幅器２５の出力端子に接続されている。なお、
Ｓ２０は演算増幅器２５の出力である。

以上の構成において、例えば位相進み信号である第１の
制御信号５１０ｂが発生した時は、スイッチ２１がオン
し、電源電圧Ｖｃｃと電圧源２４の電圧差と、抵抗２３
の値とによって決定される積分電流が抵抗２６を通して
積分容量２７の下部電極に流れ込む。それと同時に、下
部電極に流れ込む電流に見合う電流が演算増幅器２５の
出力端子に積分容量２７の上部電極に供給される。その
結果、演算増幅器２５の出力Ｓ２０の電圧が下降し、第
２図のＶＣＯ３０の発振周波数が低くなる。また、位相
遅れ信号である第２の制御信号５ｉＯｂが発生した時は
、前記と逆の操作が行われ、演算増幅器２５の出力Ｓ２
０の電圧が上がり、ＶＣＯ３０の発振周波数が高くなる
。

なお、抵抗２６は、積分電流が流れる時に一時的に電圧
を降下または上昇させることにより、出力Ｓ２０の電圧
を一時的にシフトする役目をするもので、ＶＣＯ３０の
制御電圧（３２０＞を−時的にシフトすることにより、
位相修正量を増加させてＰＬＬ回路の引き込み時間を早
める山きをしている。

第３図のＬＰＦは、抵抗２３．２６及び積分容、１ｔ２
７の績からなる時定数が大きいため、モノリシック化が
困難であった。そこで、第４図のようなＬＰＦが提案さ
れている。

第４図は第２図のＬＰＦ２０の他の回路図である。この
Ｌ　Ｐ　Ｆ　２０では、電源電圧Ｖｃｃとアース間に接
続されたスイッチ２１．２２に充放電用の定電流源２８
．２９を接続し、そのスイッチ２１．２２間のノードＮ
１とアースとの間に精分容量２７及び抵抗２６を直列接
続し、そのノードＮ１からＬＰＦ２０の出力８２０を取
り出すようにしている。つまり、このＬＰＦ２０では定
電流源２８．２９をスイッチ２１．２２でオン、オフし
て精分容量２７に電荷を充放電させる構成にし、定電流
源２８．２９の値を微小電流（ｎＡ　　オーダ）にして
積分容量２７の値を小さく　（ｐＦ　　オーダ）するこ
とで、モノリシック化を可能にしている。

充放電用の定電流源２８．２９は、第３図における電源
電圧Ｖｃｃと定電圧源２４の電位差と、抵抗２３とで決
定される電流量に相当する。抵抗２６は、積分容量２７
に積分電流が流れる時に、出力Ｓ２０の電圧を一時的に
降下、上昇、つまりシフトさせる役割をするものである
が、モノリシック化する際に積分容量２７を大きくとれ
ないため、比較的大きな抵抗値を持つようになる。その
ため、モノリシック化すると、素子のばらつきが大きく
、その上所要面積が大きくなる等の不都合が生じる。そ
こで、この抵抗２６を第５図に示すような等価電圧源回
路２６Ｘ′ｃｍ成するようにしている。

第５図は従来のＰＬＬ回路の回路図であり、ＬＰＦ２０
及びＶＣＯ３０がモノリシック化に適する回路構成にな
っている。

即ち、ＬＰＦ２０は第４図の抵抗２６が等価電圧源回路
２６Ｘ″Ｃ置換された回路構成になっている。この等価
電圧源回路２６Ｘは、積分容量２７の下部電極に接続さ
れ制御信号５１０ａ。

５１０ｂにより切換えられるスイッチ２６ａと、このス
イッチ２６ａとアース間に接続された定電圧源２６ｂ、
２６ｃ、２６ｄとで、構成されている。定電圧源２６ｂ
〜２６ｄのうちの２６ｃは、第３図の定電圧源２４に等
しく、定常電圧を与えるものである。定電圧源２６ｂ、
２６ｄは出力Ｓ２０の電圧をシフトさせるもので、第３
図の充放電時の電圧シフト量に等しい値がこの定電圧源
２６ｂ、２６ｄに割り当てられ、スイッチ２６ａを介し
て積分容量２７に接続される。

また、ＶＣＯ３０はＬＰＦ２０の出力Ｓ２０により制御
される定電流源３１、及び充放電制御用のスイッチ３２
．３３を有し、その定電流源３１及びスイッチ３２．３
３が電源電圧Ｖｃｃとアース間に直列に接続されると共
に、そのスイッチ３２．３３間ノードＮ２に積分容量３
４及び比較器３６が接続されている。比較器３６は積分
容量３４の電圧値と閾値定電圧源３５とを比較してそれ
に応じたパルス信号を出力する回路であり、この回路の
出力側に変換論理部３７が接続されている。変換論理部
３７は、比較器３６のパルス出力によってスイッチ３２
．３３に対する制御信号５３７ａ、５３７ｂを生成する
と共に、ＶＣＯ３０の出力信号ＳＯを送出する回路であ
る。

このＶＣＯ３０の動作はＬＰＦ２０の動作とよく似てお
り、定電流源３１によって決定される電流を積分容量３
４の上部電極に充電し、そのノードＮ２側電圧が予め設
定した閾値定電圧源３５を越えたときは、比較器３６の
出力が反転し、変換論理部３７の制御信号５３７ａ、５
３７ｂによってスイッチ３２をオフすると共にスイッチ
３３をオンすることにより、積分界１３４の上部電極に
蓄えられた電荷を放電する。従って積分容量３４の波形
はノコギリ波状になる。この周期は定電流源３１の電流
ＪｉＩｏに正比例し、Ｉｏが大きいときはＶＣＯ３０の
発振周波数（パルス周期）は高くなり、Ｉｏが小さいと
きはＶＣＯ３０の発振周波数は低くなる。

第６図は第５図の等価電圧源回路２６Ｘの具体的な構成
例を示す回路図である。

この等価電圧源回路２６Ｘでは、第５図のスイッチ２６
ａが直列接続された２個のスイッチ２６ａ−１，２６ａ
−２で構成されると共に、定電圧源２６ｂ、２６ｃ、２
６ｄが４個の分圧用抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４で構成
されている。スイッチ２６ａ−１，２６ａ−２は、制御
信号５１０ａ、５１０ｂでオン、オフ制御される。通常
は抵抗Ｒ１とＲ３で電源電圧Ｖｃｃを分圧した値が積分
界Ｉ２７の下部電極側に現われる。電圧をシフトさせる
場合は、スイッチ２６ａ−１゜２６ａ−２によって抵抗
Ｒ１，Ｒ３と並列にそれぞれ抵抗Ｒ２，Ｒ４を接続する
ことにより、分圧比を変えて下部電極側の電圧をシフト
させる。例えば、下部電極側の電圧を高くシフトさせる
ときは制御信号５１０ａによりスイッチ２６ａ−１をオ
ンし、低くシフトさせるときは制御信号５１０ｂにより
スイッチ２６ａ−２をオンすればよい。これにより、第
５図のスイッチ２６ａによる定電圧源２６ｂ〜２６ｄの
切換えの役割と等化なことを行っている。

（発明が解決しようとする課題）しかしながら、上記構成のＰＬＬ回路では、次のような
問題点があった。

第５図のＰＬＬ回路において、完全積分型ＬＰＦ特性を
実現する際のＬＰＦ出力電圧のシフトを行うなめに第６
図のような回路を用いたときは、電源電圧Ｖｃｃの電圧
変動が直接伝達され、特性に影響を及ぼす。仮に電源電
圧Ｖｃｃを安定化させるために基準電圧源等を用いた場
合でも、スイッチ２６ａ−１，２６ａ−２のスイッチン
グノイズが積分容量２７の下部電極側に伝達され、結果
としてＬＰＦ出力Ｓ２０が不安定となる。とりわけ、モ
ノリシック化した場合の基準電圧源等の電流供給能力は
限界制限を受け、分圧抵抗Ｒ１〜Ｒ４の低抵抗化が期待
できず、結果として積分容量２７の下部電極からみた出
力インピーダンスは下がらない。合せて、積分容ｉ２７
の上部電極からみた定電流源のインピーダンスは微弱電
流のために高く、結果としてＬＰＦ出力Ｓ２０の安定化
には時間を要し、過渡応答特性も安定するまでには時間
がかがる。またモノリシック化した場合の特有の現象と
して、基板からもれてくる雑音に対してもインピーダン
スが高いためにノイズが重畳され易いという欠点があり
、全体としてＬＰＦ出力Ｓ２０の安定化が困難であると
問題があり、それによってＶＣＯ３０の発振周波数に悪
影響を与えていた。

本発明は前記従来技術が持っていた課題として、ＬＰＦ
出力の不安定によって■ＣＯの発振周波数が不安定にな
るという点について解決したＰ　Ｌ　Ｌ回路を提供する
ものである６（課題を解決するための手段）本発明は前記課題を解決するために、入力信号と出力信
号の位相差を検出しその位相差に応じた位相進み、遅れ
の第１．第２の制御信号を出力する位相比較器と、第１
の定電流源と前記第１．第２の制御信号によりオン。オ
フする第１のスイッチとで積分容量を充放電して前記第
１．第２の制御信号の高周波分を遮断するＬＰＦと、第
２のスイッチと前記ＬＰＦの出力により制御される第２
の定電流源とで積分容量を充放電してその充放電電流に
応じた発振周波数の前記出力信号を出力する■Ｃ○とを
備えたＰＬＬ回路において、前記第１、第２の制御信号
の少なくとも一方により出力が制御される補正用定電流
源を前記第２の定電流源Ｇ７並列に接続しものである。

（作用）本発明によれば、以上のようにＰＬＬ回路を構成したの
で、第１．第２の制御信号の少なくとも一方により出力
が制御される補正用定電流源は、従来のＬＰＦがその内
部で行っていたＬＰＦ出力電圧の降下、上昇シフトをＶ
ＣＯ内で行う働きをする。このようにＬＰＦ機能の一部
をＶＣＯ側に移管することにより、ＬＰＦ出力の安定化
が図れる。また、２個の補正用定電流源を２個のスイッ
チを介して第２の定電流源にそれぞれ並列に接続すれば
、正側の補正と負側の補正がより適確に行われ、ＬＰＦ
出力の安定化がより向上する。従って前記課題を解決で
きるのである。

（実施例）第１図は本発明の実施例を示すもので、モノリシック化
に適するＰＬＬ回路の回路図である。

このＰＬＬ回路は、入力信号Ｓｉと出力信号Ｓｏの位相
差を検出してその位相差に応じた位相遅れの第１の制御
信号５１００ａあるいは位相進みの第２の制御信号５１
００ｂを出力する位相比較器１００を備え、その位相比
較器１００の出力側にＬＰＦ２００及びＶＣＯ３００が
接続されている。

ＬＰＦ２００は、第１．第２の制御信号５１１０ａ、５
１ｉ０ｂの高周波分を遮断して出力５２００を送出する
回路であり、充電用の定電流源２０１、制御信号５１０
０ａによりオン、オフする充電制御用のスイッチ２０２
、制御信号５ｉｏｏｂによりオン。オフする放電制御用
のスイッチ２０３、及び放電用の定電流源２０４がそれ
ぞれ電源電圧Ｖｃｃとアース間に直列に接続され、さら
にそのスイッチ２０２．２０３間のノードＮｉｌが積分
容量２０５の上部電極に、その下部電極がアースにそれ
ぞれ接続されている。定電流源２０１および２０４は第
１の定電流源を構成すると共に、スイッチ２０２および
２０３は第１のスイッチを構成し、そのスイッチ２０２
゜２０３間のノードＮｉｌから出力５２００が送出され
る構成になっている。

ＶＣＯ３００は、ＬＰＦ２００の出力５２００に応じた
発振周波数の出力信号ＳＯを送出し、それを位相比較器
１００ヘフイードバツクする回路であり、電源電圧Ｖｃ
ｃに接続されたＬＰＦ２００の出力５２００により電流
値が可変制御される第２の定電流源３０１と、この第２
の定電流源３０１を補正するための第１の負補正用定電
流源３０２及び第２の正補正用電流源３０３とを備え、
その第１の負補正用定電流源３０２が制御信号５１００
ｂによりオン、オフ制御される第３のスイッチ３０４を
介して定電流源３０１に並列に接続されると共に、その
第２の正補正用定電流源３０３が制御信号５１００ａに
よりオン、オフ制御される第４のスイッチ３０５を介し
て定電流源３０１に並列に接続されている。定電圧源３
０１とアース間には、制御信号５３１１ｂ。

５３１１ａによりそれぞれオン、オフ制御される充電制
御用スイッチ３０６及び放電制御用スイッチ３０７が直
列に接続されている。このスイッチ３０６および３０７
は第２のスイッチを構成するものであり、そのスイッチ
３０６．３０７間のノードＮ１２は、積分容量３０８を
介してアースに接続されると共に比較器３１０の（＋）
側入力端子に接続され、さらにその比較器３１０の（−
）側入力端子が定電圧源３０９を介してアースに接続さ
れると共にその比較器３１０の出力端子が変換論理部３
１１に接続されている。比較器３１０は、精分容量３０
８の上部電極側のノードＮ１２電位と定電圧源３０９の
電位とを比較し、それに応じた出力パルスを送出する回
路である。変換論理部３１１は、比較器３１０の出力パ
ルスに基づきスイッチ３０７，３０６切換え用の制御信
号５３１１ａ、３３１１ｂを生成すると共に、位相比較
器１００に与えるための出力信号Ｓｏを生成する回路で
あり、セット・リセット型フリップフロップ（以下、Ｒ
８−ＦＦという）等で構成されている。

第７図は、第１図のＬＰＦ２００の具体的な構成例を示
す回路図である。

このＬＰＦ２００では、定電流源２０１がＰチャネルＭ
ｏＳトランジスタ（以下、ＰＭＯ８という＞２１０，２
１１からなるカレントミラー回路で、定電流源２０４が
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯ３という
＞２１２．２１３からなるカレントミラー回路でそれぞ
れ構成され、ＰＭＯ８２１０及びＮＭＯ８２１２間がＰ
ＭＯ８２１４で接続され、さらにスイッチ２０２がＰＭ
Ｏ８で、スイッチ２０３がＮＭＯ８でそれぞれ構成され
ている。

第８図は、第１図のＶＣＯ３００における定電流源３０
１及びスイッチ３０６の具体的な構成例を示す回路図で
ある。

定電流源３０１は、ＰＭＯ３３２０，３２１及びＮＭＯ
８３２２からなるカレントミラー回路で構成され、さら
にスイッチ３０６がＮＭＯ８で構成されている。ＮＭＯ
８３２２は、そのゲートに供給されるＬＰＦ２００の出
力によりカレントミラーの電流屋を決定している。また
、ＰＭＯ８３２０，３２１のカレントミラー比により、
その３ＭＯ８３２１の電流１が決定される。なお、第１
図の補正用定電流源３０２．３０３及びスイッチ３０４
．３０５も、例えばこの第８図とほぼ同様のカレントミ
ラー回路で構成されている。

以上のように構成されるＰＬＬ回路の動作を説明する。

先ず、ＶＣＯ３００の一鍛的な動作を説明すると、定電
流源３０１から供給される電流で、スイッチ３０６及び
ノードＮ１２を通して積分容量３０８の上部電極を充電
していき、ノードＮ１２上の電位が定電圧源３０９の電
位を越えると、比較器３１０の出力が反転し、変換論理
部３１１の制御信号５３１１ａ、８３１１ｂによってス
イッ千３０６がオフすると共に、スイッチ３０７がオン
する。スイッチ３０７がオンすると、積分容量３０８の
上部電極に蓄えられた電荷がアース側へ放電される。こ
のような充放電動作により、充電電流量に比例した発振
周波数の出力信号Ｓｏが変換論理部３１１から出力され
ることになる。

次にＰＬＬ回路の全体の動作を説明すると、位相比較器
１００は、入力信号Ｓｉと出力信号Ｓ。

の位相差を検出してその位相差に応じた位相遅れの第１
の制御信号５１００ａ、あるいは位相進みの第２の制御
信号５１００ｂを出力し、ＬＰＦ２００のスイッチ２０
２．２０３及びＶＣＯ３００のスイッチ３０４，３０５
をオン、オフ制御する。■Ｃｏ３００のスイッチ３０４
，３０６は、通常オン状態にある。

位相比較器１００から例えば第２の制御信号５１００ｂ
が発生した時は、ＬＰＦ２００のスイッチ２０３がオン
すると共にＶＣＯ３００のスイッチ３０４がオフし、積
分容量２０５の上部電極に蓄えられた電荷がノードＮｉ
ｌ、スイッチ２０３及び定電流源２０４を通してアース
へ放電される。すると、ノードＮｉｌ上の出力５２００
の電位が降下し、ＶＣＯ３００における定電流源３０１
、の電流量が少なくなる。この際、■Ｃ０３００のスイ
ッチ３０４がオフしているので、スイッチ３０６及びノ
ードＮ１２を通して積分容量３０８への充電電流の供給
が定電流源３０１のみとなり、充電電流量が急激に減少
して発振周波数が高速で低下していく。この時、定電流
源３０２の電流量は、従来の第５図においてＬＰＦ出力
Ｓ２０を電圧シフトして降下させたときに変移する定電
流源３１の里と等しくしておけばよい。

また、位相比較器１００から第１の制御信号５１００ａ
が発生した時は、ＬＰＦ２００のスイッチ２０２がオン
すると共にＶＣＯ３００のスイッチ３０５がオンし、Ｌ
ＰＦ２００の定電流源２０１によりスイッチ２０２及び
ノードＮｉｌを通して積分容量２０５の上部電極に電荷
が充電される。すると、ノードＮｉｌ上の出力５２００
の電位が上昇し、ＶＣＯ３００における定電流源３０１
の電流量が多くなる。合せて定電流源３０２．３０３の
電流もオン状態のスイッチ３０４．３０５を通して供給
される。そのため、定電流源３０１，３０２．３０３か
ら供給される電流により、スイッ３０６を通して積分容
量３０８の上部電極が充電され、それによって変換論理
部３１１から送出される出力信号Ｓｏの発振周波数が急
激に上昇する。この時、定電流源３０３の電流量は、従
来の第５図においてＬＰＦ出力Ｓ２０を電圧シフトして
上昇させたときに変移する定電流源３１の量と等しくし
ておけばよい。

本実施例では、次のような利点を有している。

（ａ）　　完全積分型ＬＰＦ特性を実現する場合、制御
信号５１００ａ、５１００ｂが発生した時にＬＰＦ出力
電圧の降下、上昇シフトが必要であるが、そのシフト動
作をＶＣＯ３００側の定電流源３０２．３０３及びスイ
ッチ３０４．３０５で実行させるようにしたので、ＬＰ
Ｆ内におけるシフト操作によるＬＰＦ出力５２００の不
安定さが解消できる。さらに、ＬＰＦ２００内における
積分容量２０５の下部電極はアースに接続されるため、
　　　　　′モノリシック化した場合に生じる特有の基
板からのノイズが軽減され、ＬＰＦ出力５２００がより
安定化する。それによって安定したＶＣＯ発振周波数を
得ることができる。

（ｂ）　　ＶＣＯ３００の補正用定電流源３０２゜３０
３は、実質的に定電流トランジスタを追加するだけで、
容易に実現できる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ｉ＞　　第１図のスイッチ３０４．３０５は、補正用
定電流源３０２．３０３内に形成してもよい。

（ｉｉ）　　２つの補正用定電流源３０２．３０３のう
ちの一方を設けるだけでも、従来に比べてＬＰＦ出力の
安定化が向上する。

（ｉｉｉ　）　　Ｌ　Ｐ　Ｆ　２００は、第７図のカレ
ントミラー回路以外の回路で構成してもよい。また、Ｖ
ＣＯ３００の定電流源３０１〜３０３も第８図のカレン
トミラー回路以外の回路で構成してもよい。

（発明の効果）以上詳細に説明したように、本発明によれば、第１．第
２の制御信号の少なくとも一方により出力が制御される
補正用定電流源を第２の定電流源に並列に接続したので
、ＬＰＦ出力電圧の降下、上昇シフトがＶＣｏ内で行わ
れ、ＬＰＦ出力の不安定さが解消される。その上、ＬＰ
Ｆ内の積分容量は接地可能となるため、モノリシック化
した場合に生じる特有の基板からのノイズが軽減され、
ＬＰＦ出力がより安定化し、安定度の高い■ＣＯ発振周
波数が得られる。２個の補正用定電流源を２個のスイッ
チを介して第２の定電流源にそれぞれ並列に接続すれば
、正側の補正と負側の補正がより的確に行われ、それに
よってＬＰＦ出力の安定性がより向上する。

【図面の簡単な説明】

第１図は本発明の実施例を示すＰＬＬ回路の回路図、第
２図は従来のＰＬＬ回路の構成ブロック図、第３図は第
２図のＬＰＦの回路図、第４図は第２図の他のＬＰＦの
回路図、第５図は従来のＰＬＬ回路の回路図、第６図は
第５図の等価電圧源回路の回路図、第７図は第１図のＬ
ＰＦの回路図、第８図は第１図の定電流源及びスイッチ
の回路図である。Ｓｉ・・・・・・入力信号、Ｓｏ・・・・・・出力信号
、１００・・・・・・位相比較器、５１００ａ、５１０
０ｂ・・・・・・第１、第２の制御信号、２００・・曲
ＬＰＦ、２０１゜２０４・・・・・・第１の定電流源、
２０２，２０３・・・・・・第１のスイッチ、２０５・
・・・・・積分容量、５２００・・・・・・出力、３０
０・・・・・・ＶＣｏ、３０１・・・・・・第２の定電
流源、３０２．３０３・・・・・・第１．第２の補正用
定電流源、３０４．３０５・・・・・・第３．第４のス
イッチ、３０６．３０７・・・・・・第２のスイッチ、
３０８・・・・・・積分容量、３０９・・・・・・定電
圧源、３１０・・・・・・比較器、３１１・・・・・・
変換論理部、５３１１ａ、８３１１ｂ・・・・・・制御
信号。出願人代理人　　柿　　本　　恭　　成従来のＰＬＬ回
路の構成ブロック第２図第２図のＬＰＦ第１図の定電流源及びスイッチ第８図（ＴノＣｒ：　　　　　　　　叱

Claims

【特許請求の範囲】１、入力信号と出力信号の位相差を検出しその位相差に
応じた位相進み、遅れの第１、第２の制御信号を出力す
る位相比較器と、第１の定電流源と前記第１、第２の制
御信号によりオン、オフする第１のスイッチとで積分容
量を充放電して前記第１、第２の制御信号の高周波分を
遮断する低域フィルタと、第２のスイッチと前記低域フ
ィルタの出力により制御される第２の定電流源とで積分
容量を充放電してその充放電電流に応じた発振周波数の
前記出力信号を出力する電圧制御発振器とを備えたＰＬ
Ｌ回路において、前記第１、第２の制御信号の少なくとも一方により出力
が制御される補正用定電流源を前記第２の定電流源に並
列に接続したことを特徴とするＰＬＬ回路。２、前記第１、第２の制御信号によりそれぞれオン、オ
フする第３、第４のスイッチと、前記第３のスイッチを
介して前記第２の定電流源に並列接続された第１の補正
用定電流源と、前記第４のスイッチを介して前記第２の
定電流源に並列接続された第２の補正用定電流源とを、
前記電圧制御発振器に設けたことを特徴とする請求項１
記載のＰＬＬ回路。