JPH01289334A - クロック同期式データ伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は伝送蕗を介して人力された複数のビットデータ
からなるシリアルのデータ信号をこのデータ信号に同期
して入力された同期クロック信号を用いて各ビットデー
タを取出して並列のデータ信号へ戻すクロック同期式デ
ータ伝送方式に関する。

［従来の技術］ クロック同期式データ伝送方式においては、第５図に示
すように送信すべき例えば８ビットの各ビットデータｄ
１〜ｄ８をシリアルのデータＤに組込む。そして、多数
のデータを送信する場合は各データＤｌ、・・・、Ｄｎ
を一つのシリアルのデータ信号ａに組込んで伝送路を介
して受信側装置へ送出する。この場合、受信側装置で各
ビットデータｄ１〜ｄ８を取出すための同期クロック信
号すをデータ信号ａの各データｄｉ−ｄ８の送出タイミ
ングに同期させて受信側装置へ送出する。

第６図は受信側装置を示す図であり、図示しない伝送路
を介して入力されたシリアルのデータ信号ａは、データ
信号ａに組込まれたビットデータ数に等しい数のＤ型の
フリップフロップｌａ。

ｌｂ、・・・、ｌｈからなるシフトレジスタ１の先頭の
フリップフロップ１ａの入力端子りへ入力される。シフ
トレジスタ１の各桁のフリップフロップ１ｈ〜１ａの各
出力端子Ｑは受信バッファ２の各入力端子ＩＤ〜８Ｄに
接続され、各フリップフロップ１ａ〜１ｈのクロック端
子には前記同期クロック信号すが印加される。このクロ
ック信号すのクロック数はカウンタ３にて計数される。

このカウンタ３は入力された同期クロック信号すのクロ
ック数がビットデータ数である８に達すると受信バツア
２の制御端子Ｇへ取込指令信号Ｃを送出する。そして取
込指令信号Ｃを送出すると初期値０にリセットされる。

また、受信バッファ２は制御端子Ｇに取込指令信号Ｃが
入力されると、入力端子ＩＤ〜８Ｄに印加されている８
桁のデータを一度に取込み、各出力端子ＩＱ〜８Ｑから
並列のデータ信号ｄとして出力する。

このような受信側装置において、データ信号ａおよび同
期クロック信号すが入力されると、シフトレジスタ１は
同期クロック信号すの各クロックに同期して、データ信
号ａの一つのデータＤの各ビットデータｄ１〜ｄ８を各
桁のフリップフロップ１ａ〜１ｈへ順次シフトさせてい
く。そして、カウンタ３のカウント値が８に達すると、
一つのデータＤの各ビットデータｄ１〜ｄ８が各桁のフ
リップフロップ１ｈ〜１ａにラッチされているので、こ
の時点でカウンタ３から受信バッファ２へ取込指令信号
Ｃが送出される。すると各桁のフリップフロップ１ｈ〜
１ａにラッチされている各ビットデータｄ１〜ｄ８が一
度に受信バッファ２に読込まれて、並列のデータ信号ｄ
として出力される。

しかして、入力されたシリアルのデータ信号ａは並列の
データ信号ｄとして出力される。

しかし、このようなりロック同期式データ伝送方式にお
いては、カウンタ３は同期クロック信号すのクロックを
８個カウントすると必ず０にリセットされるので、第５
図に示すように複数のデータＤＩ、Ｄ２．・・・を伝送
する場合に、同期クロック信号すに雑音等によりクロッ
クに類似したパルスが発生すると、その雑音パルスを計
数してしまう。したがって、雑音パルスが発生した時点
におけるデータＤに伝送エラーが発生するのみならず、
カウンタ３のカウント値の同期が外れるために、それ以
降の各データＤにおいて伝送エラーが連続して発生する
ことになる。

このような不都合を解消するために、第５図および第６
図の破線で示すように、送信側から同期クロック信号す
の他に、リセット信号ｅを送出して、一つのデータＤの
送出が終了した時点で、カウンタ３およびシフトレジス
タ１の各桁のフリップフロップ１ａ〜１ｈをリセットす
ることが抛唱されている。

［発明が解決しようとする課題］ しかしながら、同期クロック信号すの他に、リセット信
号ｅを送出すると、送信側装置と受信側装置とを接続す
る伝送路にはデータ信号ａを含めて３種類の信号が流れ
るので、伝送路の信号線数を増加させる必要がある。し
たがって、伝送路が長い場合は設備費が増大する問題が
ある。

また、送信側装置でリセット信号ｄを発生させる回路お
よび送信機が必要となり、送信側装置の製造費が大幅に
増大する。

本発明は、送信されるシリアルのデータ信号の先頭に開
始ビットを付加し、受信側装置のシフトレジスタの最終
段の次に開始ビットを検出する回路を設けることによっ
て、リセット信号を用いることなく、一つのデータ受信
終了毎にシフトレジスタの各桁をクリアでき、製造費を
大幅に増加することなく、データ伝送誤りを最少限に抑
制でき、データ伝送の信頼性を向上できるクロック同期
式データ伝送方式を提供することを目的とする。

［課題を解決するための手段］ 上述した課題を解決するために本発明は、伝送路を介し
て入力された複数のビットデータからなるシリアルのデ
ータ信号を、このデータ信号と同期して人力された同期
クロック信号の各クロックに同期してシフトレジスタへ
入力させ、全部のビットデータがシフトレジスタの各桁
に入力された時点で各桁に記憶された各ビットデータを
受信バッファに同時に取込み、この受信バッファから並
列のデータ信号を取出すクロック同期式データ伝送方式
において、シリアルのデータ信号の先頭に付された規定
値を有した少なくとも１ビットからなる開始ビットと、
シフトレジスタの最終桁の出力端子に直列接続され、開
始ビットのビット数に一致した数のフリップフロップ回
路と、この各フリップフロップ回路にシフトレジスタを
介して入力された開始ビットとクロックとの一致信号を
受信バッファへ取込指令信号として送出す、る第１の論
理回路と、シフトレジスタの各桁の信号入力路に介挿さ
れ、フリップフロップ回路に入力された開始ビットで各
桁への入力信号をクリアする第２の論理回路とを備えた
ものである。

［作用］ このように構成されたクロック同期式データ伝送方法で
あれば、受信側装置に入力されるシリアルのデータ信号
の先頭に１ビット以上からなる開始ビットが付されてい
る。さらに、シフトレジスタの最終桁の次に開始ビット
のビット数に一致する数のフリップフロップ回路が直列
接続されている。そして、データ信号の先頭ビットおよ
び各ビットデータが同期クロック信号の各クロックに同
期してシフトレジスタの各桁およびこのシフトレジスタ
に接続された各フリップフロップ回路へ順次シフトされ
る。そして、先頭ビットがフリップフロップ回路へシフ
トされると、第１の論理回路が成立して受信バッファへ
取込指令信号が送出され、この受信バッファはシフトレ
ジスタの各桁に記憶されている各ビットデータを同時に
取込んで、並列のデータ信号として出力する。

また、第１の論理回路から取込指令信号が送出されると
ともに、第２の論理回路へ開始ビットが印加されるので
、シフトレジスタの各桁の入力信号はクリアされる。そ
の結果、シフトレジスタの各桁へ次のクロックか入力さ
れると各桁のビットデータは一斉に０にクリアされる。

［実施例］ 以下本発明の一実施例を図面を用いて説明する。

第２図は実施例のクロック同期データ伝送方式において
、送信側装置から伝送路を介して受信側装置へ送出され
るシリアルのデータ信号ｆおよび同期クロック信号ｇを
示す波形図である。このデータ信号ｆには、伝送すべき
ｄｌ−ｄ８の８ビットのデータと、このｄ１〜ｄ８の８
ビットのデータの先頭に１ビットからなる規定値を有す
る開始ビットｓｂが付加されている。この実施例におい
ては、開始ビットｓｂは［１］　　（Ｈレベル）の規定
値を有する。したがって、このデータ信号ｆは一つのデ
ータを送信するために合計９個のビットデータｓｂ、ｄ
ｌ＝ｄ８を有している。

そして、この９個のビットデータからなるデータ信号ｆ
に同期して、図示するようなデータ信号りの各ビットデ
ータの中央位置で立上る連続するクロックを有した同期
クロック信号ｇが送出される。説明を簡単にするために
各クロックに符号を付す。すなわち、開始ビットｓｂに
対応するクロックを＃１とし、ビットデータｄｌに対応
するクロックを＃２とする。以下同様に各クロックに＃
を付し、最終ビットデータｄ８に対応するクロックを＃
９とし、その＃９のクロックの次のクロックを＃ｌＯと
する。

第１図は受信側装置を示す回路図である。送信側装置か
ら図示しない伝送路を介して入力された第２図に示した
シリアルのデータ信号ｆおよび同期クロック信号ｇはシ
フトレジスタ４へ入力される。

このシフトレジスタ４は８個の同一構成のＤ型フリップ
フロップ４ａ〜４ｈを直列接続したものであり、データ
信号【に含まれるビットデータｄ１〜ｄ８の数に対応し
た８桁構成となっている。

また、各り型フリップフロップ４ａ〜４ｈの入力端子り
への信号入力路には第２の論理回路としてのアントゲ−
）５ａ〜５ｈが介挿されている。すなわち、入力された
データ信号ｆはアンドゲート５ａを介して１桁目のＤ型
フリップフロップ４ａの入力端子りへ入力し、１桁目の
Ｄ型フリップフロップ４ａの出力端子Ｑの出力信号はア
ンドゲート５ｂを介して２桁目のＤ型フリップフロップ
４ｂの入力端子りへ入力されている。

そして、最終８桁目のＤ型フリップフロップ４ｈの出力
端子Ｑの出力信号はアンドゲート６を介してシフトレジ
スタ４の各り型フリップフロップ４ａ〜４ｈと同一構成
のフリップフロップ回路７の入力端子りへ入力される。

フリップフロップ回路７の出力端子りの出力信号りは、
第１の論理回路としてのノ゛ｒゲート８の一方の入力端
子へ入力されるとともに、シフトレジスタ４内に介挿さ
れた各アンドゲート５ａ〜５ｈおよびフリップフロップ
回路７の信号入力路に介挿されたアンドゲート６の他方
の入力端子へ入力される。

前記同期クロック信号ｇはシフトレジスタ４の各り型フ
リップフロップ４ａ〜４ｈの各クロック端子へ入力され
るとともに、ノアゲート８の他方の入力端子へ入力され
る。ノアゲート８の出力信号は取込指令信号ｉとして受
信バッファ９の制御端子Ｇへ入力される。

また、シフトレジスタ４の各桁のＤ型フリップフロップ
４ｈ〜４ａの各出力信号は受信バッファ９の各入力端子
ＩＤ〜８Ｄへ印加される。受信バッファ９は、制御端子
ＧにＨレベルの取込指令信号ｉが入力されると各入力端
子ＩＤ〜８Ｄに印加されているシフトレジスタ４の各り
型フリップフロップ４ｈ〜４ａの各出力信号の各ビット
データｄ１〜ｄ８を内部に取込んで、各出力端子ＩＱ〜
８Ｑから並列のデータ信号ｊとして出力する。

次にこのように構成された受信側装置の動作を説明する
。まず、データ信号ｆが入力されていない状態において
は、シフトレジスタ４を構成する各り型フリップフロッ
プ４ａ〜４ｈおよびフリップフロップ回路７はリセット
状態であり、各出力端子ＱがＬ（０）レベルであり、各
出力端子ζがＨ（１）レベルである。したがって、フリ
ップフロップ回路７の出力端子ζから各アンドゲート５
ａ〜５ｈ、６への出力信号りはＨレベル状態である。

そして、データ信号ｆと同期クロック信号ｇが第２図に
示すタイミングで入力されると、データ信号ｆの先頭の
Ｈ（１）レベルの開始ビットｓｂがアンドゲート５ａを
介してシフトレジスタ４の先頭のＤ型フリップフロップ
４ａの入力端子りへ印加される。そして、同期クロック
信号ｇの＃１のクロックの立上りでその開始ビットｓｂ
が先頭のＤ型フリップフロップ４ａに入力され、Ｄ型フ
リップフロップ４ａがセットされ、出力端子ＱがＨレベ
ルへ反転する。

このように、同期クロック信号ｇの各クロックが立上る
度に、データ信号ｆの開始ビットｓｂおよび各ビットデ
ータｄ１〜ｄ８がシフトレジスタ４の各ＤＷフリップフ
ロップ４ａ〜４ｈおよびフリップフロップ回路７をシフ
トしていく。そして、＃９のクロックの立上りに同期し
て開始とットｓｂがフリップフロップ回路７へ到達し、
フリップフロップ回路７がセットされると、出力端子こ
の出力信号りがＬレベルへ反転する。そして、＃９のの
クロックがＬレベルへ立下ると、ノアゲート８が成立し
て、このノアゲート８からＨレベルの取込指令信号ｉが
受信バッファ９の制御端子Ｇへ送出される。

この状態においては、シフトレジスタ４の各り型フリッ
プフロップ４ｈ〜４ａの各出力端子Ｑの信号レベルはデ
ータ信号ｆの各ビットデータｄｉ〜ｄ８になっているの
で、受信バッファ９は各入力端子ＩＤ〜８Ｄに印加され
ている各ビットデータｄｌ〜ｄ８を内部に取込み、各出
力端子ＩＱ〜８Ｑから並列のデータ信号ｊとして出力す
る。

そして、同期クロック信号ｇの＃ｌＯのクロックが立上
ると、各り型フリップフロップ４８〜４ｈおよびフリッ
プフロップ回路７は入力端子りのデータを取込むが、各
アンドゲート５ａ〜５ｈ。

６の一方の入力端子にはＬレベルの出力信号りが印加さ
れているので、各入力端子りの信号レベルはＬレベルで
ある。よって、各り型フリップフロップ４８〜４ｈ及び
フリップフロップ回路７は＃ｌＯのクロックの立上りで
一斉にクリアされ、リセット状態へ移行する。

フリップフロップ回路７がクリアされると、出力信号り
が元のＨレベルへ戻る。その結果、ノアゲート８の成立
状態が解除され、ノアゲート８から受信バッファ９へ送
出されているＨレベルの取込指令信号ｉも解除される。

しかして、送信装置側から伝送路を介して入力されたシ
リアルのデータ信号ｆは並列のデータ信号ｊへ変換され
る。

このような構成において、同期クロック信号ｇに、伝送
路を伝送中に雑音等によって、雑音パルスが混入され、
この雑音パルスの立上りで各り型フリップフロップ４８
〜４ｈおよびフリップフロップ７が動作した場合は、最
終のビットデータｄ８が先頭のＤ型フリップフロップ４
ａに入力されない状態で各り型フリップフロップ４ａ〜
４ｈの各出力端子Ｑの信号レベルが受信バッファ９へ取
込まれるので、８個のビットデータｄｌ　−ｄ８からな
る該当データＤはデータ伝送エラーとなる。

しかし、−旦受信バッファ９に対する取込指令信号ｉが
送出されると、次のクロックの立上りで、各り型フリッ
プフロップ４ａ〜４ｈおよびフリップフロップ回路７は
リセット状態ヘクリアされるので、同期ずれに起因する
データ伝送エラーは雑音が発生したデータＤのみに限定
され、次のデータに影響を及さない。すなわち、同期ク
ロック信号ｇのクロック数を開始ビットｓｂを含む全ビ
ットデータ数に１を加算した数量上に設定すれば、別途
リセット信号を導入することなく、雑音に起因するるデ
ータ伝送エラー発生を最少限に抑制することが可能とな
る。よって、製造費を低減できる。

また、開始ビットｓｂを実施例のように１（Ｈレベル）
のデータとすることによって、データ受信の開始がデー
タ線上の１のデータで始まり、同期クロック信号ｇのみ
では開始されないので、１本の同期クロック信号線に対
して複数のデータ線を対応させることが可能となり、伝
送路を構成する信号線の本数をさらに低減できる。

第３図は本発明の他の実施例に係わるクロック同期式デ
ータ伝送方式に採用されるシリアルのデータ信号におよ
び同期クロック信号ｍを示す図である。この実施例のデ
ータ信号ｋには開始ビットをｓｂｌ、ｓｂ２の２ビット
構成として、値は共に１　（Ｈレベル）とする。

そして、第４図は上記２個の開始ビットｓｂｌ、ｓｂ２
を有したデータ信号ｋが入力される受信側装置を示す回
路図である。第１図と同一部分には同一符号が付しであ
る。

すなわち、シフトレジスタ４の最終段のＤ型フリップフ
ロップ４ｈに２個のフリップフロップ回路７ａ、７ｂが
アントゲ−）６ａ、６ｂを介して直列接続されている。

各フリップフロップ回路７ａ、７ｂの出力端子Ｑの各出
力信号はナントゲート１０で論理積値が算出され、フリ
ップフロップ回路７ａ、７ｂの各出力信号が共にＨレベ
ルになったときにナントゲート１０からＬレベルの出力
信号りが第１の論理回路としてのノアゲート８へ送出さ
れる。また、こ出力信号りはシフトレジスタ４の各り型
フリップフロップ４ａ〜４ｈの信号入力路に介挿された
各アンドゲート５ａ〜５ｈおよび各フリップフロップ回
路７ａ、７ｂの信号入力路に介挿されたアントゲ−）６
ａ、６ｂへ入力される。

このような構成のデータ伝送方式であっても、データ信
号にと同期クロック信号ｍとがシフトレジスタ４へ入力
され、＃ｌＯのクロックの立上りに同期して、先頭の２
個の開始ビットｓｂ１．ｓｂ２がフリップフロップ回路
７ａ、７ｂにセットされ、各フリップフロップ回路７ａ
、７ｂの各出力信号が共にＨレベルになる。そして、ナ
ントゲート１０が成立して、Ｌレベルの出力信号りがノ
アゲート８へ印加される。その結果、＃１０のクロック
のＬレベルでノアゲート８が成立して、受信バツノア９
へ取込指令信号Ｉが送出される。しかして、各り型フリ
ップフロップ４ｈ〜４ａから出力されている各ビットデ
ータｄｉ−６８が受信バッファ９へ取込まれる。

また、各アンドゲート５　ａ　〜５　ｈ　、　　６　ａ
　、　　６　ｂにＬレベルの出力信号りが印加されてい
るので、次の＃１１のクロックの立上りに同期てし、全
部のＤ型フリップフロップ４ａ〜４ｈおよびフリップフ
ロップ回路７ａ、７ｂがクリアされる。

したがって、同期ずれ等によって、シフトレジスタ４の
各り型フリップフロップ４ａ〜４ｈにビットデータが残
ってしまった場合は、＃１１のクロックでクリアされる
ので、先の実施例とほぼ同じ効果を得ることが可能であ
る。

さらに、この実施例においては、フリップフロップ回路
７ａ、７ｂの出力信号が共にＨレベルになった時のみＬ
レベルの出力信号りが送出されるので、雑音等によって
同期がずれて、フリップフロップ回路７ａ、７ｂに正規
の［１１］のビットデータ以外のビットデータが設定さ
れると、取込指令信号１が出力されない。したがって、
誤ったデータが受信バッファ９へ取込まれる確率がさら
に低減する。

このように、開始ビットのビット数を増加することによ
って、誤ったデータを取込む確率をさらに低減できる。

すなわち、開始ビットをｎ個設定すると、誤りデータの
１の連続が（ｎ−１）個までのデータであると、その誤
りデータを消滅できる。

［発明の効果］ 以上説明したように本発明のクロック同期式データ伝送
方式によれば、送信されるシリアルのデータ信号の先頭
に開始ビットを付加し、受信側装置のシフトレジスタの
最終段の次に開始ビットを検出する回路を設けている。

よって、リセット信号を用いることなく、一つのデータ
受信終了毎にシフトレジスタの各桁をクリアできるので
、製造費を大幅に増加することなく、データ伝送誤りを
最小限に抑制でき、データ伝送の信頼性を向上できる。

【図面の簡単な説明】

第１図は本発明の一実施例体わるクロック同期式データ
伝送方式におけるデータ信号および同期クロック信号を
示す波形図、第２図は同実施例の受信側装置を示す回路
図、第誓図は他の実施例におけるデータ信号および同期
クロック信号を示す波形図、第４図は同実施例の受信側
装置を示す回路図、第５図は従来方式におけるデータ信
号および同期クロック信号を示す波形図、第６図は同従
来方式の受信側装置を示す回路図である。 ４・・・シフトレジスタ、５ａ〜５ｈ・・・アンドゲー
ト（第２の論理回路）、７，７ａ、７ｂ・・・フリップ
フロップ回路、８・・・ノアゲート（第１の論理回路）
、９・・・受信バッファ、ｆ、ｋ・・・データ信号、ｇ
、ｍ・・・同期クロック信号。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 伝送路を介して入力された複数のビットデータからなる
   シリアルのデータ信号を、このデータ信号と同期して入
   力された同期クロック信号の各クロックに同期してシフ
   トレジスタへ入力させ、全部のビットデータがシフトレ
   ジスタの各桁に入力された時点で各桁に記憶された各ビ
   ットデータを受信バッファに同時に取込み、この受信バ
   ッファから並列のデータ信号を取出すクロック同期式デ
   ータ伝送方式において、 前記シリアルのデータ信号の先頭に付された規定値を有
   した少なくとも１ビットからなる開始ビットと、前記シ
   フトレジスタの最終桁の出力端子に直列接続され、前記
   開始ビットのビット数に一致した数のフリップフロップ
   回路と、この各フリップフロップ回路に前記シフトレジ
   スタを介して入力された前記開始ビットと前記クロック
   との一致信号を前記受信バッファへ取込指令信号として
   送出する第１の論理回路と、前記シフトレジスタの各桁
   の信号入力路に介挿され、前記フリップフロップ回路に
   入力された前記開始ビットで各桁への入力信号をクリア
   する第２の論理回路とを備えたことを特徴とするクロッ
   ク同期式データ伝送方式。