JPS6323437A - 同期検出回路 - Google Patents
同期検出回路Info
- Publication number
- JPS6323437A JPS6323437A JP61165604A JP16560486A JPS6323437A JP S6323437 A JPS6323437 A JP S6323437A JP 61165604 A JP61165604 A JP 61165604A JP 16560486 A JP16560486 A JP 16560486A JP S6323437 A JPS6323437 A JP S6323437A
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- Japan
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- circuit
- pattern
- synchronization
- output
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 title abstract description 5
- 238000001514 detection method Methods 0.000 claims abstract description 47
- 230000000903 blocking effect Effects 0.000 claims abstract description 12
- 238000004891 communication Methods 0.000 claims description 6
- 238000012163 sequencing technique Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- 230000009191 jumping Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、フレーム同期パルスが分散配置されたフレー
ム構成をもつ通信装置の同期方式に関し、フレーム同期
パルス列を記憶回路に記憶させておき、照合時にこれを
読み出し予め決められたパターンと照合する方式の同期
検出回路に関する。
ム構成をもつ通信装置の同期方式に関し、フレーム同期
パルス列を記憶回路に記憶させておき、照合時にこれを
読み出し予め決められたパターンと照合する方式の同期
検出回路に関する。
従来の技術
ディジタル通信を行うためには、符号の位相を合わせる
ためフレーム構成が決られておシ、この中の決られた位
置に同期をとるだめのフレーム同期パルスが配置されて
いる。この同期パルスの配置の仕方によって、（ａ）跳
越方式と（ｂ）系列方式とがある。
ためフレーム構成が決られておシ、この中の決られた位
置に同期をとるだめのフレーム同期パルスが配置されて
いる。この同期パルスの配置の仕方によって、（ａ）跳
越方式と（ｂ）系列方式とがある。
跳越方式は、第２図（ａ）に示すように、ｍビットで１
フレームヲ構成しｒフレームで１マルチフレームを構成
させた時、図の斜線を施した位置を同期パルス配置位置
と定め、例えばｒ ＝ ４の時０１００を同期パルスパ
ターンと予め決めておく。この跳越方式の同期パルス検
出回路の１例を第３図に示す。図において、１は記憶回
路でｒ個のシフトレジスタ１１ ＋ １２ ｍ・・−１
ｒから成υ、１． 、１． 、・・−１ｒはすべてｍビ
ットのシフトレジスタである。（ただしこれは必ずしも
シフトレジスタで々くてもよい。）記憶回路１のｒ個の
出力端子には入力パルス信号のｍビット毎の１あるいは
Ｏ信号が出力され、この出力信号は時間と共にシフトさ
れてゆく。この出力が下から０１００となった時、予め
定められ。
フレームヲ構成しｒフレームで１マルチフレームを構成
させた時、図の斜線を施した位置を同期パルス配置位置
と定め、例えばｒ ＝ ４の時０１００を同期パルスパ
ターンと予め決めておく。この跳越方式の同期パルス検
出回路の１例を第３図に示す。図において、１は記憶回
路でｒ個のシフトレジスタ１１ ＋ １２ ｍ・・−１
ｒから成υ、１． 、１． 、・・−１ｒはすべてｍビ
ットのシフトレジスタである。（ただしこれは必ずしも
シフトレジスタで々くてもよい。）記憶回路１のｒ個の
出力端子には入力パルス信号のｍビット毎の１あるいは
Ｏ信号が出力され、この出力信号は時間と共にシフトさ
れてゆく。この出力が下から０１００となった時、予め
定められ。
た同期パルス列パターンが０１００であるならば、パタ
ーン検出回路２は照合が一致したことを表わすパターン
検出信号Ｓｌを出し、クロック阻止回路４のゲートを開
かせる。ゲートが開くと、クロックパルスはマルチフレ
ームカウンタ８を動作サセ、Ｎビット後に同期検出トリ
ガ信号Ｓ２を出力し、パターン検出回路２をして照合を
行わせる。記憶回路１の出力はＮビット毎に０１００を
出力するから、その都度クロック阻止回路４のゲートを
開いてクロック信号をマルチフレームカウンタ８に入力
し、同期検出トリガＳ２がパターン検出回路２に与えら
れ照合が行われる。これを繰シ返すことによって入力パ
ルス信号に対する同期がとられる。
ーン検出回路２は照合が一致したことを表わすパターン
検出信号Ｓｌを出し、クロック阻止回路４のゲートを開
かせる。ゲートが開くと、クロックパルスはマルチフレ
ームカウンタ８を動作サセ、Ｎビット後に同期検出トリ
ガ信号Ｓ２を出力し、パターン検出回路２をして照合を
行わせる。記憶回路１の出力はＮビット毎に０１００を
出力するから、その都度クロック阻止回路４のゲートを
開いてクロック信号をマルチフレームカウンタ８に入力
し、同期検出トリガＳ２がパターン検出回路２に与えら
れ照合が行われる。これを繰シ返すことによって入力パ
ルス信号に対する同期がとられる。
同期がとれると、受信部へ入力パルス信号と各種のクロ
ックパルスが送られる。
ックパルスが送られる。
発明が解決しようとする問題点
上述した跳越方式の同期検出回路は、入力パルスの１マ
ルチフレーム（Ｎビット）分をシフトサせなければ照合
できない。従って少くともＮビット分の時間の遅れが生
じる。第２図（ｂ）に示した系列方式の場合も、予め定
められた同期パルス列パターンが例えば０１００であっ
たとしても、これを受けたとき直ちに照合完了と判定す
るわけにはゆかない。その理由は０１００は情報パルス
の中にも存在しうるからである。すなわちＮビット毎に
０１００が現われることを確認しなければならぬ。従っ
てこの方式の場合も照合に少くともＮビット分の時間を
必要とする。
ルチフレーム（Ｎビット）分をシフトサせなければ照合
できない。従って少くともＮビット分の時間の遅れが生
じる。第２図（ｂ）に示した系列方式の場合も、予め定
められた同期パルス列パターンが例えば０１００であっ
たとしても、これを受けたとき直ちに照合完了と判定す
るわけにはゆかない。その理由は０１００は情報パルス
の中にも存在しうるからである。すなわちＮビット毎に
０１００が現われることを確認しなければならぬ。従っ
てこの方式の場合も照合に少くともＮビット分の時間を
必要とする。
以上のように従来の同期検出回路は、少くともＮビット
分の時間の遅れを生じるという欠点がある。
分の時間の遅れを生じるという欠点がある。
問題点を解決するだめの手段
ｍビットで１フレームを構成し、ｒフレームで１マルチ
フレームを構成し、各フレームのそれぞれの所定位置に
同期パルスを配置したディジタル通信装置において、入
力パルスのｍビット毎のパルスを並列に出力する記憶回
路と、この記憶回路の出力をうけて複数種の同期パルス
パターンをそれぞれ照合可能な複数個のパターン検出回
路と、これらのパターン検出回路の出力のオア出力を得
るＯＲ回路と、このＯＲ回路の出力によってクロックパ
ルスをゲートするクロック阻止回路と、このクロック阻
止回路の出力するパルスを１／ｍ分周し前記パターン検
出回路のそれぞれに対し同期パルスパターンを照合せよ
という意味の同期検出トリガ信号を送出するフレームカ
ウンタと、このフレームカウンタ出力を更に１ ／ ｒ
分周するマルチフレームカウンタと、前記パターン検出
回路の出力を受けてどの同期パルス列パターンを照合し
たかをマルチフレームカウンタにロードし受信部へフレ
ーム位相信号を送出させるパターン顆序回路とによって
同期検出回路を構成した。
フレームを構成し、各フレームのそれぞれの所定位置に
同期パルスを配置したディジタル通信装置において、入
力パルスのｍビット毎のパルスを並列に出力する記憶回
路と、この記憶回路の出力をうけて複数種の同期パルス
パターンをそれぞれ照合可能な複数個のパターン検出回
路と、これらのパターン検出回路の出力のオア出力を得
るＯＲ回路と、このＯＲ回路の出力によってクロックパ
ルスをゲートするクロック阻止回路と、このクロック阻
止回路の出力するパルスを１／ｍ分周し前記パターン検
出回路のそれぞれに対し同期パルスパターンを照合せよ
という意味の同期検出トリガ信号を送出するフレームカ
ウンタと、このフレームカウンタ出力を更に１ ／ ｒ
分周するマルチフレームカウンタと、前記パターン検出
回路の出力を受けてどの同期パルス列パターンを照合し
たかをマルチフレームカウンタにロードし受信部へフレ
ーム位相信号を送出させるパターン顆序回路とによって
同期検出回路を構成した。
作用
本発明は同期検出回路を上述のように構成したので、同
期パルスのパターンの多種類が照合可能となり、従来の
回路では１マルチフレーム（Ｎビット）待たなければ照
合出来なかったのに対し、本発明の回路では、パターン
検出回路の個数を例えばｒ個設け、照合パターンが１ビ
ツトづつずれたパターン検出回路を設けることによｌ）
、Ｎ／ｒ＝ｍビットで同期パルス列パターンの照合は完
了し、受信部は直ちに同期状態に入ることができる。
期パルスのパターンの多種類が照合可能となり、従来の
回路では１マルチフレーム（Ｎビット）待たなければ照
合出来なかったのに対し、本発明の回路では、パターン
検出回路の個数を例えばｒ個設け、照合パターンが１ビ
ツトづつずれたパターン検出回路を設けることによｌ）
、Ｎ／ｒ＝ｍビットで同期パルス列パターンの照合は完
了し、受信部は直ちに同期状態に入ることができる。
実施例
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例の回路図である。入力パルス信
号は、ｍビットで１フレームヲ構成Ｌ ｒフレームで１
マルチフレームを構成するから、１マルチフレームはＮ
（Ｎ＝ｍｒ ）ビットで構成されている。図において
、１は入力パルスのｍビット毎の信号を並列に出力する
記憶回路、２１＋２２．・・・２ｐはこの出力が予め決
められたパターンと一致するかどうかを照合するパター
ン検出回路で、従来この回路は１種類しか設けられてい
なかったが、本発明ではこれを複数個（ｐ個）設けた。
号は、ｍビットで１フレームヲ構成Ｌ ｒフレームで１
マルチフレームを構成するから、１マルチフレームはＮ
（Ｎ＝ｍｒ ）ビットで構成されている。図において
、１は入力パルスのｍビット毎の信号を並列に出力する
記憶回路、２１＋２２．・・・２ｐはこの出力が予め決
められたパターンと一致するかどうかを照合するパター
ン検出回路で、従来この回路は１種類しか設けられてい
なかったが、本発明ではこれを複数個（ｐ個）設けた。
パターン検出回路２１，２□、・・・２ｐの照合パター
ンは、例えば２ｘが０１００であるならば、２□は１０
００．２３は０００１、・・・・・・というように１ビ
ツトづつシフトしたパターンを検出するように予め決め
られている。例えば同期パルス列パターンｔｏ １００
とするならば、記憶回路の出力には入力パルスのＮビッ
ト毎に０１００が現われ、パターン検出回路２１はこれ
を照合検出する。そしてそのｍビット後にはパターン検
出回路２２が１０００を、更にｍビット後には２３が０
００１を照合検出する。パターン検出回路２． 、２２
、・・・２ｐのどれかがパターンを検出すると、オア
回路３を介してパターン検出信号Ｓｌを、クロック阻止
回路４に送シ、ゲート閉止を解いてクロックパルスをフ
レームカウンタ５に入力させる。これを受けてフレーム
カウンタ５はｍビット後に同期検出トリガＳ２をパター
ン検出回路２１ ＊ ２２ ＋・・・２ｐに送ってパタ
ーン照合を指令する。
ンは、例えば２ｘが０１００であるならば、２□は１０
００．２３は０００１、・・・・・・というように１ビ
ツトづつシフトしたパターンを検出するように予め決め
られている。例えば同期パルス列パターンｔｏ １００
とするならば、記憶回路の出力には入力パルスのＮビッ
ト毎に０１００が現われ、パターン検出回路２１はこれ
を照合検出する。そしてそのｍビット後にはパターン検
出回路２２が１０００を、更にｍビット後には２３が０
００１を照合検出する。パターン検出回路２． 、２２
、・・・２ｐのどれかがパターンを検出すると、オア
回路３を介してパターン検出信号Ｓｌを、クロック阻止
回路４に送シ、ゲート閉止を解いてクロックパルスをフ
レームカウンタ５に入力させる。これを受けてフレーム
カウンタ５はｍビット後に同期検出トリガＳ２をパター
ン検出回路２１ ＊ ２２ ＋・・・２ｐに送ってパタ
ーン照合を指令する。
フレームカウンタｓＶｉｍビットのカウンタであるから
、入力パルスを１／ｍに分周した出力が現われ、これは
マルチフレームカウンタ６によって更にｌ ／ ｒに分
周される。一方パターン検出回路２．。
、入力パルスを１／ｍに分周した出力が現われ、これは
マルチフレームカウンタ６によって更にｌ ／ ｒに分
周される。一方パターン検出回路２．。
２ｈ・・・２ｐの出力を受けてパターンｊ須序回路７は
どの同期パルス列パターンを照合したかを検知し、これ
をマルチフレームカウンタ６にロードする。
どの同期パルス列パターンを照合したかを検知し、これ
をマルチフレームカウンタ６にロードする。
マルチフレームカウンタ６はこれを受けて受信部に対し
フレーム位相信号Ｓ３を送出する。
フレーム位相信号Ｓ３を送出する。
本発明の同期検出回路は上述のように構成したので、受
信部は従来の方法による場合よりも早く同期状態に入れ
る。すなわち、従来の技術で述べたように、従来の方法
では同期が取れるまでには非常に都合よくいった時でも
１マルチフレーム（Ｎビット）、普通はそれ以上の時間
を必要とするが、本発明によれば、パターン検出回路２
１，２！Ｌ・・−２ｐのどれかが同期パルス列パターン
を照合すれば受信部は同期状態に入れる。同期に入るま
での所要時間は、パターン検出回路２１，２□、・・・
２ｐの数を多くすればするほど短かくなる。ｐ ＝ ｒ
とすれば従来の方法のｌ ／ ｒの時間ですむことにな
る。
信部は従来の方法による場合よりも早く同期状態に入れ
る。すなわち、従来の技術で述べたように、従来の方法
では同期が取れるまでには非常に都合よくいった時でも
１マルチフレーム（Ｎビット）、普通はそれ以上の時間
を必要とするが、本発明によれば、パターン検出回路２
１，２！Ｌ・・−２ｐのどれかが同期パルス列パターン
を照合すれば受信部は同期状態に入れる。同期に入るま
での所要時間は、パターン検出回路２１，２□、・・・
２ｐの数を多くすればするほど短かくなる。ｐ ＝ ｒ
とすれば従来の方法のｌ ／ ｒの時間ですむことにな
る。
発明の効果
ディジタル通信システムにおいては、符号の位相を合せ
るため送受信間で同期をとらなければならないが、この
同期をとるのに時間がかかるのは損失である。本発明に
よれば、同期パルス列パターン検出回路を複数個設ける
ことばよって、同期引込み時間を大幅に短縮することが
できる利点がある。
るため送受信間で同期をとらなければならないが、この
同期をとるのに時間がかかるのは損失である。本発明に
よれば、同期パルス列パターン検出回路を複数個設ける
ことばよって、同期引込み時間を大幅に短縮することが
できる利点がある。
第１図は本発明の同期検出回路の実施例の回路図、第２
図は一般の同期パルス列を説明するための図、第３図は
従来の同期検出回路の一例の回路図である。 ｌ・・・・・・記憶回路、２，２１，２□、・・・２ｐ
・・・・・・パターン検出回路、３・・・・・・ＯＲ回
路、４・・・・・・クロック阻止回路、５・−・・・・
フレームカウンタ、６・・・・・・マルチフレームカウ
ンタ、７・・・・・・パターン順序回路、８・・・・・
・マルチフレームカウンタ、Ｓｌ・・・・・・パターン
検出信号、Ｓ２・・・・・・同期検出トリガ、Ｓ３・・
・・・・フレーム位相信号。 ：ｄ立屯 筋 ７ 図 第 ２ 図 第３図
図は一般の同期パルス列を説明するための図、第３図は
従来の同期検出回路の一例の回路図である。 ｌ・・・・・・記憶回路、２，２１，２□、・・・２ｐ
・・・・・・パターン検出回路、３・・・・・・ＯＲ回
路、４・・・・・・クロック阻止回路、５・−・・・・
フレームカウンタ、６・・・・・・マルチフレームカウ
ンタ、７・・・・・・パターン順序回路、８・・・・・
・マルチフレームカウンタ、Ｓｌ・・・・・・パターン
検出信号、Ｓ２・・・・・・同期検出トリガ、Ｓ３・・
・・・・フレーム位相信号。 ：ｄ立屯 筋 ７ 図 第 ２ 図 第３図
Claims (1)
- ｍビットで１フレームを構成し、ｒフレームで１マルチ
フレームを構成し、各フレームのそれぞれの所定位置に
同期パルスを配置したディジタル通信装置において、入
力パルスのｍビット毎のパルスを並列に出力する記憶回
路と、この記憶回路の出力を受けて複数種の同期パルス
列パターンをそれぞれ照合可能な複数個のパターン検出
回路と、これらのパターン検出回路の出力のオア出力を
得るＯＲ回路と、このＯＲ回路の出力によってクロック
パルスをゲートするクロック阻止回路と、このクロック
阻止回路の出力するパルスを１／ｍ分周し前記パターン
検出回路のそれぞれに同期パルス列パターンを照合せよ
という意味の同期検出トリガ信号を送出するフレームカ
ウンタと、このフレームカウンタ出力を更に１／ｒ分周
するマルチフレームカウンタと、前記パターン検出回路
の出力を受けてどの同期パルス列パターンを照合したか
を前記マルチフレームカウンタにロードし受信部へフレ
ーム位相信号を送出させるパターン順序回路とより構成
された同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165604A JPS6323437A (ja) | 1986-07-16 | 1986-07-16 | 同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165604A JPS6323437A (ja) | 1986-07-16 | 1986-07-16 | 同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6323437A true JPS6323437A (ja) | 1988-01-30 |
Family
ID=15815510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61165604A Pending JPS6323437A (ja) | 1986-07-16 | 1986-07-16 | 同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323437A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0286247U (ja) * | 1988-12-21 | 1990-07-09 | ||
| JPH02211735A (ja) * | 1989-02-10 | 1990-08-23 | Matsushita Electric Ind Co Ltd | ビット同期装置 |
| JPH04158645A (ja) * | 1990-10-23 | 1992-06-01 | Nec Corp | フレーム同期回路 |
| JPH09137848A (ja) * | 1995-11-14 | 1997-05-27 | Kawasaki Heavy Ind Ltd | 免震装置 |
-
1986
- 1986-07-16 JP JP61165604A patent/JPS6323437A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0286247U (ja) * | 1988-12-21 | 1990-07-09 | ||
| JPH02211735A (ja) * | 1989-02-10 | 1990-08-23 | Matsushita Electric Ind Co Ltd | ビット同期装置 |
| JPH04158645A (ja) * | 1990-10-23 | 1992-06-01 | Nec Corp | フレーム同期回路 |
| JPH09137848A (ja) * | 1995-11-14 | 1997-05-27 | Kawasaki Heavy Ind Ltd | 免震装置 |
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