JPH0549990B2 - - Google Patents
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- Publication number
- JPH0549990B2 JPH0549990B2 JP58251190A JP25119083A JPH0549990B2 JP H0549990 B2 JPH0549990 B2 JP H0549990B2 JP 58251190 A JP58251190 A JP 58251190A JP 25119083 A JP25119083 A JP 25119083A JP H0549990 B2 JPH0549990 B2 JP H0549990B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock
- driver
- enable signal
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、シフトレジスタ内蔵型ドライバのデ
ータ転送方式に関するものである。特にドツトマ
トリクスタイプの液晶表示用ドライバをはじめと
して、平面型デイスプレイを線順次駆動する場合
に、コントローラからドライバーへのデータ転送
において、イネーブル制御によつてデータ取り込
みを行うドライバIC、特にそのデータ転送方式
に関する。
ータ転送方式に関するものである。特にドツトマ
トリクスタイプの液晶表示用ドライバをはじめと
して、平面型デイスプレイを線順次駆動する場合
に、コントローラからドライバーへのデータ転送
において、イネーブル制御によつてデータ取り込
みを行うドライバIC、特にそのデータ転送方式
に関する。
従来ドツトマトリクスタイプの液晶表示体では
第１図に示すようなシフトレジスタ内蔵型のドラ
イバをカスケード接続したシステム構成が一般的
である。第１図のX1〜Xoは、LCDパネルのセグ
メント側のドライバであり、このドライバは、シ
リアルデータの転送路であるシフトレジスタと前
記シフトレジスタにより直並列変換されたシフト
データをラツチするためのラツチ回路と、ラツチ
データをデイスプレイ駆動信号に電圧変換するた
めの変換回路を１チツプ化したものである。この
ドライバに内蔵されているシフトレジスタは、
1980年８／18付日経エレクトロニクス「市場に定
着しはじめた液晶デスプレイ」に詳細に述べられ
ている通り、標準CMOS論理IC CD4094Bと同等
の機能を持つものである。すなわち、第１図にお
いてシフトクロツク入力端子５に与えられたシフ
トクロツクにより、シフトデータはデータ入力端
子４の側のＤタイプフリツプフロツプ（以下、
FFと呼ぶ）から出力端子側のＤタイプFFへ順次
シフトしてゆく基本的なタイプのものである。そ
れ故このドライバを複数個カスケード接続すれば
データは順次上位側、つまり、LCDコントロー
ラ３の側のドライバX1から、下位側のドライバ
Xoに転送されてゆく事になる。
第１図に示すようなシフトレジスタ内蔵型のドラ
イバをカスケード接続したシステム構成が一般的
である。第１図のX1〜Xoは、LCDパネルのセグ
メント側のドライバであり、このドライバは、シ
リアルデータの転送路であるシフトレジスタと前
記シフトレジスタにより直並列変換されたシフト
データをラツチするためのラツチ回路と、ラツチ
データをデイスプレイ駆動信号に電圧変換するた
めの変換回路を１チツプ化したものである。この
ドライバに内蔵されているシフトレジスタは、
1980年８／18付日経エレクトロニクス「市場に定
着しはじめた液晶デスプレイ」に詳細に述べられ
ている通り、標準CMOS論理IC CD4094Bと同等
の機能を持つものである。すなわち、第１図にお
いてシフトクロツク入力端子５に与えられたシフ
トクロツクにより、シフトデータはデータ入力端
子４の側のＤタイプフリツプフロツプ（以下、
FFと呼ぶ）から出力端子側のＤタイプFFへ順次
シフトしてゆく基本的なタイプのものである。そ
れ故このドライバを複数個カスケード接続すれば
データは順次上位側、つまり、LCDコントロー
ラ３の側のドライバX1から、下位側のドライバ
Xoに転送されてゆく事になる。
ドツトマトリクスデスプレイでは、マトリクス
を構成するXY方向の各々の電極にはドライバの
ひとつひとつの駆動出力が対応するので、表示容
量が増加すればそれに伴なつて必要とされるドラ
イバの個数は増加する。
を構成するXY方向の各々の電極にはドライバの
ひとつひとつの駆動出力が対応するので、表示容
量が増加すればそれに伴なつて必要とされるドラ
イバの個数は増加する。
一方、ドツトマトリクスタイプの液晶表示体は
パネル記憶作用がないので、CRTと同様に１フ
レーム周期（一般に60Hz前後）内に全ドツトをリ
フレツシユする必要がある。このことは、コント
ローラ側からみれば、表示容量が増加する程、一
定時間内に表示ドツト数に見合うデータをドライ
バに高速転送しなければならないことを意味す
る。例えば640ドツト×128ドツトのパネルを駆動
するためには、5MHz程度のシフトクロツクを必
要とすることになる。この時パネルを駆動する全
ドライバは5MHzのシフトクロツクで動作するこ
とになるので、データ転送に伴う消費電流は、十
数ｍＡに達していた。薄型低消費電力を特徴とす
る液晶表示体を大容量化する場合、上記消費電力
の増大は、大きな問題点であつた。また消費電力
の少ないパラレルデータ転送方式では、基板実装
が極めて複雑になり、表示容量の拡張性、低コス
ト化に不向きである。これらを解決する一つの方
法として、データ転送に必要なシフトレジスタ
（ドライバ）のみ動作させ、他のシフトレジスタ
を休止させる方法が特開昭58−85996号で提案さ
れているが、ドライバの動作を制御するイネーブ
ル信号をシフトレジスタの最終段から得ているた
め、システムを変更し、画素を構成するドツト数
が変化した場合には、本来動作する必要の無い時
間も動作させなければならず、その特性を十分に
発揮できない場合があつた。
パネル記憶作用がないので、CRTと同様に１フ
レーム周期（一般に60Hz前後）内に全ドツトをリ
フレツシユする必要がある。このことは、コント
ローラ側からみれば、表示容量が増加する程、一
定時間内に表示ドツト数に見合うデータをドライ
バに高速転送しなければならないことを意味す
る。例えば640ドツト×128ドツトのパネルを駆動
するためには、5MHz程度のシフトクロツクを必
要とすることになる。この時パネルを駆動する全
ドライバは5MHzのシフトクロツクで動作するこ
とになるので、データ転送に伴う消費電流は、十
数ｍＡに達していた。薄型低消費電力を特徴とす
る液晶表示体を大容量化する場合、上記消費電力
の増大は、大きな問題点であつた。また消費電力
の少ないパラレルデータ転送方式では、基板実装
が極めて複雑になり、表示容量の拡張性、低コス
ト化に不向きである。これらを解決する一つの方
法として、データ転送に必要なシフトレジスタ
（ドライバ）のみ動作させ、他のシフトレジスタ
を休止させる方法が特開昭58−85996号で提案さ
れているが、ドライバの動作を制御するイネーブ
ル信号をシフトレジスタの最終段から得ているた
め、システムを変更し、画素を構成するドツト数
が変化した場合には、本来動作する必要の無い時
間も動作させなければならず、その特性を十分に
発揮できない場合があつた。
本発明は、従来の欠点を解決するもので、デー
タ転送路とデータ取り込み許可信号（イネーブル
信号）を分離することによつて、ドライバの拡張
性、基板実装効率を損なわずに、大容量化でき消
費電力の増大を押さえることが可能なレジスタに
よるデータ転送方式を採用したドライバICを提
供することにある。
タ転送路とデータ取り込み許可信号（イネーブル
信号）を分離することによつて、ドライバの拡張
性、基板実装効率を損なわずに、大容量化でき消
費電力の増大を押さえることが可能なレジスタに
よるデータ転送方式を採用したドライバICを提
供することにある。
本発明は表示装置を複数の領域に分割し、前記
複数の領域の表示データが伝送されるデータ線か
ら前記各領域毎に対応した表示データを第１クロ
ツクに応じて順次格納するデータ保持手段を有
し、前記各領域毎を駆動するドライバICにおい
て、 前記保持手段の格納動作を制御するイネーブル
信号を入力するイネーブル信号入力端子と、前記
イネーブル信号と前記第１クロツクに同期した第
２クロツクとに基づき開閉され前記データ保持手
段に前記第１クロツクを選択的に供給して当該保
持手段に前記データを格納せしめる論理的手段
と、前記イネーブル信号入力端子から入力された
前記イネーブル信号を前記第２クロツクに応じて
次段のドライバICのイネーブル信号入力端子に
出力するイネーブル信号出力端子とを備えたこと
を特徴とする。
複数の領域の表示データが伝送されるデータ線か
ら前記各領域毎に対応した表示データを第１クロ
ツクに応じて順次格納するデータ保持手段を有
し、前記各領域毎を駆動するドライバICにおい
て、 前記保持手段の格納動作を制御するイネーブル
信号を入力するイネーブル信号入力端子と、前記
イネーブル信号と前記第１クロツクに同期した第
２クロツクとに基づき開閉され前記データ保持手
段に前記第１クロツクを選択的に供給して当該保
持手段に前記データを格納せしめる論理的手段
と、前記イネーブル信号入力端子から入力された
前記イネーブル信号を前記第２クロツクに応じて
次段のドライバICのイネーブル信号入力端子に
出力するイネーブル信号出力端子とを備えたこと
を特徴とする。
以下本発明について実施例に基づき詳細に説明
する。
する。
第２図に本発明のレジスタ（ここではシフトレ
ジスタ）の一実施例の接続図を示してある。第２
図のFF1〜FFnはｍ個のＤタイプフリツプフロツ
プ（FF）（データ保持手段）であり、シフトレジ
スタの本体を構成している。シフトレジスタの本
体を構成している。第３図には第２図のシフトレ
ジスタをカスケード接続した場合におけるタイミ
ングチヤートを示してある。第２図のFF１０は
ＤタイプFFで、データ入力Ｄの７には、コント
ローラから出力されるイネーブル信号EIが、ク
ロツク入力CKの８には、イネーブルクロツク
ECLが、又ANDゲート９の一方の入力５にはシ
フトクロツクXCLが、シフトデータXD入力４に
はシフトデータXDがそれぞれ入力される。第３
図に示されるようにイネーブルクロツクECLの
立ち上がり時点にイネーブル信号EIがハイレベ
ルであるので、FF１０の出力Ｑは、次のイネー
ブルクロツクECLが立ち上がるまでハイレベル
を保持することになる。FF１０の出力Ｑは、
ANDゲート９の一方の入力端子に接続されてい
るのでシフトクロツクXCLは、FF１０の出力Ｑ
がハイレベルのときだけシフトレジスタ（FF1〜
FFn）に印加されることになる。このことは第３
図においてイネーブルクロツクECLの一周期分
と、シフトクロツクXCLのｍクロツク分の周期
が一致するようにコントローラから出力されると
き、シフトレジスタ（FF1〜FFn）には、シフト
データXD入力４に入力されたシフトデータXD
をｍケ取りこませることができることを意味す
る。
ジスタ）の一実施例の接続図を示してある。第２
図のFF1〜FFnはｍ個のＤタイプフリツプフロツ
プ（FF）（データ保持手段）であり、シフトレジ
スタの本体を構成している。シフトレジスタの本
体を構成している。第３図には第２図のシフトレ
ジスタをカスケード接続した場合におけるタイミ
ングチヤートを示してある。第２図のFF１０は
ＤタイプFFで、データ入力Ｄの７には、コント
ローラから出力されるイネーブル信号EIが、ク
ロツク入力CKの８には、イネーブルクロツク
ECLが、又ANDゲート９の一方の入力５にはシ
フトクロツクXCLが、シフトデータXD入力４に
はシフトデータXDがそれぞれ入力される。第３
図に示されるようにイネーブルクロツクECLの
立ち上がり時点にイネーブル信号EIがハイレベ
ルであるので、FF１０の出力Ｑは、次のイネー
ブルクロツクECLが立ち上がるまでハイレベル
を保持することになる。FF１０の出力Ｑは、
ANDゲート９の一方の入力端子に接続されてい
るのでシフトクロツクXCLは、FF１０の出力Ｑ
がハイレベルのときだけシフトレジスタ（FF1〜
FFn）に印加されることになる。このことは第３
図においてイネーブルクロツクECLの一周期分
と、シフトクロツクXCLのｍクロツク分の周期
が一致するようにコントローラから出力されると
き、シフトレジスタ（FF1〜FFn）には、シフト
データXD入力４に入力されたシフトデータXD
をｍケ取りこませることができることを意味す
る。
次にFF１０の出力Ｑがローレベルに変れば、
シフトレジスタにはシフトクロツクXCLは印加
されず、シフト動作を停止することになる。一方
FF１０の出力Ｑはイネーブル出力端子１１に接
続されているので、第２図に示されるシフトレジ
スタをカスケード接続する場合は、次段のイネー
ブル信号入力端子は、イネーブルクロツク１周期
分の遅延をかけられたイネーブル出力信号EO1が
入力されることになる。このやり方でシフトレジ
スタを複数個カスケード接続し、大表示容量液晶
パネルの駆動回路構成を示したのが第４図であ
る。第４図においてX1…Xoは、第２図のシフト
レジスタを内蔵したLCDパネルのセグメントド
ライバである。第４図において、コントローラか
ら１フレーム毎にイネーブル信号EIをＸドライ
バX1に送出してやれば、各ドライバーは次々と
シフトデータXDを取り込んでゆくことになる。
この様子を示したのが第３図のタイミングチヤー
トである。ここで注意したいのは、コントローラ
からは、シリアルに連続したデータがドライバに
送出されていても、ある時点をとらえれば、Ｘド
ライバＸ〜Xoのうち、唯一しかシフトクロツク
XCLで駆動されていない点である。このため従
来方式の様にすべてのＸドライバがシフトクロツ
クで駆動される場合に比べて、本出願の方式によ
れば、Ｘドライバで消費する電流はおよそ1/nに
減少させることができる。また、従来の特開昭58
−85996号のように、シフトクロツクによりドラ
イバのイネーブル信号を伝達するのではなく、イ
ネーブルクロツクによりイネーブル信号の伝達を
行うため、寄生容量等によつて特性の変化したク
ロツクではなく別のクロツクを使用でき、ドライ
バを多段構成にした場合、クロツクの遅延に対す
る配慮が少なくて済む。また表示ドツト数の変更
（例えば80ビツトのドライバを３つ用い、240ドツ
トではなく、180ドツトの表示に適用する場合）
に対しても、ドライバのシフトレジスタは変更せ
ずに、イネーブルクロツクの周期のみ変更（それ
ぞれ60ビツトずつ使用するような周期に変更）す
れば、対応することができ、非常に拡張性の高い
ドライバを提供することができる。
シフトレジスタにはシフトクロツクXCLは印加
されず、シフト動作を停止することになる。一方
FF１０の出力Ｑはイネーブル出力端子１１に接
続されているので、第２図に示されるシフトレジ
スタをカスケード接続する場合は、次段のイネー
ブル信号入力端子は、イネーブルクロツク１周期
分の遅延をかけられたイネーブル出力信号EO1が
入力されることになる。このやり方でシフトレジ
スタを複数個カスケード接続し、大表示容量液晶
パネルの駆動回路構成を示したのが第４図であ
る。第４図においてX1…Xoは、第２図のシフト
レジスタを内蔵したLCDパネルのセグメントド
ライバである。第４図において、コントローラか
ら１フレーム毎にイネーブル信号EIをＸドライ
バX1に送出してやれば、各ドライバーは次々と
シフトデータXDを取り込んでゆくことになる。
この様子を示したのが第３図のタイミングチヤー
トである。ここで注意したいのは、コントローラ
からは、シリアルに連続したデータがドライバに
送出されていても、ある時点をとらえれば、Ｘド
ライバＸ〜Xoのうち、唯一しかシフトクロツク
XCLで駆動されていない点である。このため従
来方式の様にすべてのＸドライバがシフトクロツ
クで駆動される場合に比べて、本出願の方式によ
れば、Ｘドライバで消費する電流はおよそ1/nに
減少させることができる。また、従来の特開昭58
−85996号のように、シフトクロツクによりドラ
イバのイネーブル信号を伝達するのではなく、イ
ネーブルクロツクによりイネーブル信号の伝達を
行うため、寄生容量等によつて特性の変化したク
ロツクではなく別のクロツクを使用でき、ドライ
バを多段構成にした場合、クロツクの遅延に対す
る配慮が少なくて済む。また表示ドツト数の変更
（例えば80ビツトのドライバを３つ用い、240ドツ
トではなく、180ドツトの表示に適用する場合）
に対しても、ドライバのシフトレジスタは変更せ
ずに、イネーブルクロツクの周期のみ変更（それ
ぞれ60ビツトずつ使用するような周期に変更）す
れば、対応することができ、非常に拡張性の高い
ドライバを提供することができる。
以上述べた様に本発明によれば、レジスタの動
作を不要な期間は停止させて、消費電流を大幅に
小さくでき、しかもシステムの変更に対しても容
易に対応でき、ドライバICに応用した時の効果
は極めて大きいことがわかる。以上の説明ではシ
フトレジスタへのデータ入力は、１本のバスから
入力する方法としたが、４又は８ビツトのパラレ
ルバスから入力すれば、シフトクロツクの周波数
は1/4又は1/8と低くすることができる。又本発明
は、従来方式に対してイネーブル信号関係のわず
かな端子の追加で実現できるので、ドライバの拡
張性、基板実装効率を損なわずに大容量化が可能
である。
作を不要な期間は停止させて、消費電流を大幅に
小さくでき、しかもシステムの変更に対しても容
易に対応でき、ドライバICに応用した時の効果
は極めて大きいことがわかる。以上の説明ではシ
フトレジスタへのデータ入力は、１本のバスから
入力する方法としたが、４又は８ビツトのパラレ
ルバスから入力すれば、シフトクロツクの周波数
は1/4又は1/8と低くすることができる。又本発明
は、従来方式に対してイネーブル信号関係のわず
かな端子の追加で実現できるので、ドライバの拡
張性、基板実装効率を損なわずに大容量化が可能
である。
第１図は従来のシフトレジスタによるデータ伝
送方式を用いたドライバICで液晶表示体を駆動
する場合の接続図。第２図は本発明の実施例を示
すシフトレジスタによるデータ伝送方式の接続
図。第３図は本発明の実施例において、入出力信
号のタイミングチヤートを具体的に示した図。第
４図は本発明の実施例を示すシフトレジスタによ
るデータ伝送方式を内蔵したドライバICをイネ
ーブルチエーン方式によりカスケード接続して、
液晶表示体を駆動する場合の接続図。 １……液晶パネル、２……Ｙ（コモン）ドライ
バ、３……LCDコントローラ、４……シフトレ
ジスタのデータ入力端子、５……データをシフト
するためのシフトクロツク入力端子、６……シフ
トデータをラツチするためのラツチパルス入力端
子、７……イネーブル信号（データ）入力端子、
８……イネーブルデータを、転送するためのイネ
ーブルクロツク入力端子、９……ANDゲート、
１０……ＤタイプFF、１１……イネーブル信号
出力端子、XCL……シフトデータを転送するた
めのシフトクロツク入力信号、EI……イネーブ
ル信号（データ）、ECL……EIを転送するための
クロツク入力信号、EO1……イネーブル出力信号
及びドライバICX1のイネーブル出力信号、EO2
……ドライバICX2のイネーブル出力信号、EOo
……ドライバICXoのイネーブル出力信号。
送方式を用いたドライバICで液晶表示体を駆動
する場合の接続図。第２図は本発明の実施例を示
すシフトレジスタによるデータ伝送方式の接続
図。第３図は本発明の実施例において、入出力信
号のタイミングチヤートを具体的に示した図。第
４図は本発明の実施例を示すシフトレジスタによ
るデータ伝送方式を内蔵したドライバICをイネ
ーブルチエーン方式によりカスケード接続して、
液晶表示体を駆動する場合の接続図。 １……液晶パネル、２……Ｙ（コモン）ドライ
バ、３……LCDコントローラ、４……シフトレ
ジスタのデータ入力端子、５……データをシフト
するためのシフトクロツク入力端子、６……シフ
トデータをラツチするためのラツチパルス入力端
子、７……イネーブル信号（データ）入力端子、
８……イネーブルデータを、転送するためのイネ
ーブルクロツク入力端子、９……ANDゲート、
１０……ＤタイプFF、１１……イネーブル信号
出力端子、XCL……シフトデータを転送するた
めのシフトクロツク入力信号、EI……イネーブ
ル信号（データ）、ECL……EIを転送するための
クロツク入力信号、EO1……イネーブル出力信号
及びドライバICX1のイネーブル出力信号、EO2
……ドライバICX2のイネーブル出力信号、EOo
……ドライバICXoのイネーブル出力信号。
Claims (1)
- 【特許請求の範囲】 １ 表示装置を複数の領域に分割し、前記複数の
領域の表示データが伝送されるデータ線から前記
各領域毎に対応した表示データを第１クロツクに
応じて順次格納するデータ保持手段を有し、前記
各領域毎を駆動するドライバICにおいて、 前記保持手段の格納動作を制御するイネーブル
信号を入力するイネーブル信号入力端子と、前記
イネーブル信号と前記第１クロツクに同期した第
２クロツクとに基づき開閉され前記データ保持手
段に前記第１クロツクを選択的に供給して当該保
持手段に前記データを格納せしめる論理的手段
と、前記イネーブル信号入力端子から入力された
前記イネーブル信号を前記第２クロツクに応じて
次段のドライバICのイネーブル信号入力端子に
出力するイネーブル信号出力端子とを備えたこと
を特徴とするドライバIC。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251190A JPS60142398A (ja) | 1983-12-28 | 1983-12-28 | ドライバｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251190A JPS60142398A (ja) | 1983-12-28 | 1983-12-28 | ドライバｉｃ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403277A Division JPH0740096B2 (ja) | 1990-12-18 | 1990-12-18 | 駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142398A JPS60142398A (ja) | 1985-07-27 |
| JPH0549990B2 true JPH0549990B2 (ja) | 1993-07-27 |
Family
ID=17219018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58251190A Granted JPS60142398A (ja) | 1983-12-28 | 1983-12-28 | ドライバｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142398A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0237387A (ja) * | 1988-07-27 | 1990-02-07 | Ascii Corp | 表示パネル駆動回路 |
| JPH08263012A (ja) * | 1995-03-22 | 1996-10-11 | Toshiba Corp | 駆動装置及び表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5885996A (ja) * | 1981-11-18 | 1983-05-23 | Seiko Epson Corp | シフトレジスタ |
-
1983
- 1983-12-28 JP JP58251190A patent/JPS60142398A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142398A (ja) | 1985-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |