JPH01290198A

JPH01290198A - 半導体記憶装置

Info

Publication number: JPH01290198A
Application number: JP63119881A
Authority: JP
Inventors: Hiroshi Shimizu; 宏清水
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-17
Filing date: 1988-05-17
Publication date: 1989-11-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕特に、セルフタイムドＲＡＭに係る半導体記憶装置に関
し、一旦、検査不合格となった製品を救済できるようにして
、歩留りの改善を図ることを目的とし、外部から入力さ
れた各種信号に基づいて、データの書込みおよび読出し
動作に必要な各種内部信号を生成する内部信号生成手段
と、該各種内部信号の少なくとも１つの波形を補正する
調節手段とを備え、前記調節手段は、外部から入力され
る内部信号補正のための調節データを保持する保持部と
、該保持部に保持された調節データにしたがって前記各
種内部信号の少なくとも１つの波形を補正する調節回路
とを有して構成している。

〔産業上の利用分野］本発明は、半導体記憶装置、特に、セルフタイムドＲＡ
Ｍに係り、検査不合格品を救済して歩留りの向上を意図
した半導体記憶装置に関する。

一般に、スタティックＲＡＭ等では、正常な書込みや読
出し動作を行わせるために、入出力信号のタイミング条
件が規定されており、ユーザは、このタイミング条件を
順守して回路設計を行う。

このようなタイミング条件を規定するにあたっては、製
品毎のバラツキや使用環境等を考慮して若干の安全率を
見込み、実際のタイミングよりも余裕をもって条件の規
定が行われている。

ところで、近年の半導体記憶装置、特にスタティックＲ
ＡＭに対しては、−段と高速性が求めれる傾向にあるが
、上述の余裕をもたせたタイミング条件では、その余裕
分だけ高速性が犠牲にならざるを得ない。そこで、書込
みや読出しに必要な適切なタイミングの各種信号をチッ
プ内部で発生させるようにして、高速性を追求したいわ
ゆるセルフタイムドＲＡＭ（以下、ＳＴＲＡＭ）が実用
化されている。

〔従来の技術〕

従来のこの種のＳＴＲＡＭとしては１１例えば、数ビッ
トのパラレルデータとして入力されてくるアドレス信号
のタイミングを揃えてアドレススキューを防止したり、
外部からの書込信号のパルス幅をストレッチして適切な
パルス幅の内部書込信号を生成したりするものがあり、
このようなＳＴＲＡＭを用いると、実際の書込み動作に
対応した適切なタイミングのアドレス信号や書込信号が
得られる。したがって、マシンサイクルの向上を図るこ
とができ、近時の高速化要求に応えた半導体記憶装置が
実現できる。また、外部回路では、アドレススキニーや
書込みパルス幅などに対し、それ程の厳密さが求められ
ないので、外部回路の設計負担が軽減されるといった、
通常のスタティックＲＡＭに比して優れた特長を持って
おり、広範な分野での使用が期待されている。

〔発明が解決しようとする課題〕

しかしながら、このような従来のＳＴＲＡＭにあっては
、アドレス信号や書込信号などの内部信号の生成に際し
、各製品共通の条件で信号生成を行うとともに、高速化
要求に応えるため、条件の余裕分を比較的少な目にする
構成となっていたため、例えば製品毎のバラツキが大き
い場合、上記条件に合致しない製品の出現率が高まり、
その結果、検査不合格となる傾向が比較的に高く、歩留
りが悪いといった問題点があった。

本発明は、このような問題点に鑑みてなされたもので、
−旦、検査不合格となった製品を救済できるようにし、
歩留りの改善を図ることを目的としている。

〔課題を解決するための手段〕

本発明では、上記目的を達成するために、外部から入力
された各種信号に基づいて、データの書込みおよび読出
し動作に必要な各種内部信号を生成する内部信号生成手
段と、該各種内部信号の少なくとも１つの波形を補正す
る調節手段とを備え、前記調節手段は、外部から入力さ
れる内部信号補正のための調節データを保持する保持部
と、該保持部に保持された調節データにしたがって前記
各種内部信号の少なくとも１つの波形を補正する調節回
路とを有して構成している。

〔作用〕

本発明では、−旦、検査不合格になった製品に対し、調
節手段により、不合格要因の内部信号の生成条件が調節
された後１、再検査される。

したがって、−旦、不合格になった製品を救済すること
が可能となり、歩留りを改善することができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図であり、ＳＴＲＡＭ　（セルフタイムドＲＡＭ）
に適用した例である。

まず、構成を説明する。第１図において、１はＳＴＲＡ
Ｍであり、ＳＴＲＡＭＩは、多数のワード線およびビッ
ト線の各交点に接続されたメモリセルをマトリクス状に
配列して構成されたメモリセルアレイ２と、内部Ｘアド
レス信号ＸＡｉ’に従って多数のワード線の１つを選択
するＸデコーダ３と、内部Ｙアドレス信号ＹＡｉ’に従
って多数のビット線の１つを選択するＹデコーダ４と、
内部チップセレクト信号Ｃ３ｉ’および内部ライトイネ
ーブル信号ＷＥｉ’を受け、選択されたワード線とビッ
ト線との交点のメモリセル情報を読み出したり、あるい
は内部書込信号ＤＩｉ’をメモリセルに書き込んだりす
るセンスアンプおよびライトアンプを含むアンプ部５と
、外部から入力された各種信号（外部Ｘアドレス信号Ｘ
Ａ、外部Ｙアドレス信号ＹＡ、外部書込信号ＤＩ、外部
チップセレクト信号Ｃ３、外部ライトイネーブル信号Ｗ
Ｅ、外部クロック信号ＣＫ）に基づいて書込みおよび読
出しに必要な各種内部信号（ＸＡｉ。

ＹＡｉ、ＤＩ　ｉ、Ｃ３ｉ、ＷＥｉ）を生成する内部信
号生成手段６と、各種内部信号の少なくとも１つの生成
条件を、必要に応じて調節する調節手段７と、を備えて
構成されている。

調節手段７は、必要に応じて外部から入力される調節デ
ータＲＤを保持する保持部７ａと、保持部７ａに保持さ
れたＲＤに従って内部信号生成手段６で生成された各種
内部信号の少なくとも１つの信号の諸元（例えば、パル
ス幅や位相）を調節する調節回路７ｂとを有し、調節回
路７ｂからは、各種内部信号ＸＡｉ’　、ＹＡｉ’　、
Ｄｒ　ｉ’　、Ｃ３ｉ’、ＷＥｉ’が出力される。なお
、ＤＯは読み出しデータである。

第２図は、調節手段７の具体的な一例を示す図であり、
調節の対象となる１つの信号をアドレス信号（ＸＡｉあ
るいはＹＡｉ）としたものである。

第２図において、内部信号生成手段６に人力されたアド
レス信号の各ビットＡ、〜Ａｎは、クロック信号ＣＫに
従ってタイミングの一致が取られ、Ａ　１Ｉ−Ａ　ｉｎ
として出力される。Ａ　ｉ　、　〜Ａ　ｉｎは、各ビッ
ト毎に設けられた調節回路７ｂ（図ではＡｔ、に対応す
るものを代表して示す）に入力されており、調節回路７
ｂは２つのアントゲ−）ＡＮＤＩ、ＡＮＤ２と、２つの
遅延チー）ＤＬｌ、ＤＬ２とを有している。また、保持
部７ａはＰ　ＲＯＭ　（Ｐｒｏｇｒａｍｍａｂｌｅ　　
ＲＯＭ　）で構成され、ＦＲＯＭには、２ビツトの調節
データＲＤが格納されている。なお、調節データＲＤの
各ビットＲＤ、　、ＲＤ、は、初期状態でＲＤ　ｒ　＝
　’“Ｌ”、ＲＤｚ＝“Ｈ”となっており、必要に応じ
てＲＤ　＋＝“Ｈ”、ＲＤｚ＝“Ｌ　１１に各々反転し
て書き換えられる。

このような構成において、初期状態では、ＲＤ１＝“Ｌ
”、ＲＤ、＝“Ｈ”なので、Ａｉ、はＡＮＤ２側のルー
ト（図中矢印イで示す）を通り、Ａ　ｌ　ｌ　’　とし
て出力されていく。この場合、ＡｉｌとＡｉ、’　との
間には、ＡＮＤ２のゲート１段分の遅延時間がつけられ
る。そして、検査の結果、ＳＴＲＡＭＩにアドレス動作
上の異常が発生している場合、当該アドレス信号の不良
ビットに対応するＦＲＯＭ内（７）　チー　タカＲＤ　
＋　＝　”　Ｈ’　、　ＲＤ２＝“Ｌ”に書き換えられ
る。その結果、Ａ　ｉ　１はＡＮＤＩ側のルート（図中
矢印アで示す）を通り、Ａｉｌ’　として出力されてい
く、この場合、Ａｔ、　とＡｉｌ’　との間には、ＡＮ
Ｄ　１・、ＤＬＬ、ＤＬ２のゲート３段分の遅延時間が
つけられる。

すなわち、初期状態よりもゲート２段分遅らされてアド
レス信号（Ａｒ　ビット）が生成される。その後、再度
検査を行い、アドレス動作を含む書込み読出し動作を確
認する。

このように本実施例では、検査結果が不合格の場合で、
その原因がアドレス動作にある場合、保持部７ａ　（Ｆ
ＲＯＭ）内のデータを書き換えて、調節回路７ｂ内部の
遅延時間を例えば増加させている。したがって、仮にア
ドレス信号の少なくとも１つのビットのタイミング（位
相）が早過ぎる原因で検査不合格となっている場合、従
来までは、使用不能として破棄していたものが、本実施
例によれば位相を修正してこれを救済することができ、
その結果、歩留りを改善することができる。

なお、上記実施例では、調節回路７ｂ内に２つのルート
を設け、このルートをＦＲＯＭからの２ビツトデータ（
ＲＤ＋　、ＲＤｚ　）の組み合わせに依って切り換える
ようにしているが、これに限らず、ルート数を更に増や
して遅延時間を数段階にしてもよい。この場合、ＰＲＯ
Ｍ内のデータビット数も増えることは言うまでもない。

また、上記実施例では、アドレス信号を調節するように
しているが、書込みや読出し動作に関与する信号であれ
ば全ての信号が対象となる。

第３図は、対象となる信号を内部書込信号ＤＩｉとした
場合の態様を示す図である。第３図において、書込信号
ＤＩは、内部信号生成手段６の内部で所定のパルス幅に
ストレッチ（拡大）され、内部信号生成手段６から内部
書込信号Ｄｌｉとして調節手段７ｂ’に出力される。調
節手段７ｂ’は、３つの２人カッアゲートＮ０ＲＩ〜Ｎ
ＯＲ３と、１つの３人カッアゲ−）ＮＯＲ４と、遅延ゲ
ートＤＬ３、ＤＬ４からなる第１の遅延回路１０と、遅
延ゲー）ＤＬ５、ＤＬ６からなる第２の遅延回路１１と
、を有している。２人カッアゲートＮ０Ｒ１〜ＮＯＲ３
の各々には、保持部７ａ’　　（ＦＲＯＭで構成されて
いる）からの３ビツトデ一タＲＤ■％ＲＤｌ□、ＲＤ　
Ｉ　３の各ビットが加えられている。

保持部７ａ′内の３ビツトデータＲＤＩＩ、ＲＤ、、、
ＲＤ　ｌ　２は、初期状態でＲＤ　、＝“′Ｌ”、ＲＤ
、□＝“Ｈ”、ＲＤ、、＝　’“Ｈ”の組み合わせにな
っており、また、必要に応じて、ＲＤ、、＝“Ｌ”、Ｒ
Ｄ、　＝＋１　Ｌ”、・ＲＤ　Ｉ３＝“Ｈ″の組み合わ
せ、あるいはＲＤ＋＋＝”Ｌ”、ＲＤ、□＝“Ｌ”、Ｒ
ＤＩ３＝“Ｌ′”の組み合わせの何れか一方に書き換え
られる。

このような構成において、初期状態では、ＲＤ＋ｚｓＲ
Ｄ１３がＩＩＨ”なのでＮ０Ｒ２、ＮＯＲ３の出力は“
Ｌ”固定となり、したがって、内部信号生成手段６から
のＤｌｉはＮ０ＲＩおよびＮ０Ｒ４を通ってＤｒ　ｉ’
として出力されていく。そして、検査の結果、書込み動
作上の異常が発生した場合、保持部７ａ′内のデータが
上述の組み合わせの何れか一方に書き換えられる。例え
ば、ＲＤ、＝ｌｌｌ、”、ＲＤ、□＝　ＩＩ　Ｌ”、Ｒ
Ｄ、、＝“′Ｌパに書き換えられると、Ｄｌｉは、Ｎ０
ＲＩを通るとともに、第１の遅延回路１Ｏ−ＮＯＲ２を
通り、さらに第１の遅延回路１０→第２の遅延回路１１
→Ｎ。

Ｒ３も通る。したがって、Ｎ０Ｒ４から出力されるＤｒ
ビは、第１の遅延回路１０および第２の遅延回路１１の
遅延時間を合計した分、エキスパンション（パルス幅伸
長）されたものとなり、書込み動作の確実化が図られる
。その結果、従来までは、使用不能として破棄されてい
たものを救済することができ、歩留りを改善することが
できる。

なお、このような態様は、他の内部信号、例えば、内部
チップセレクト信号Ｃ３ｉ、内部ライトイネーブル信号
ＷＥｉにも適用できることは勿論である。

また、上述の実施例や態様例では、調節手段７内にＦＲ
ＯＭを備えているが、これに限らず、ＲＤ、　、ＲＤ、
あるいはＲＤ　ｒ　ｒ、ＲＤ、□、ＲＤ＋ｘに各々端子
を割り当て、この端子を選択的に接地したり電源を加え
たりして、内部信号の諸元を調節するようにしてもよい
。この場合、端子の有効活用の面から好ましくないが、
通常、検査不合格となるのは、書込信号のパルス幅が原
因となることが多いことから、内部書込信号ＤＩｉのみ
に端子を割り当てても相当の歩留りの改善効果はあり、
端子の割り当て数も少なくてすむ。

〔発明の効果〕

本発明によれば、必要に応じて、各種内部信号の少なく
とも１つの信号の生成条件（例えば、パルス幅や位相）
を調節できるようにしているので、−旦、検査不合格と
なった製品を救済でき、歩留りを改善することができる
。

【図面の簡単な説明】

第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図であり、第１図はその全体構成図、第２図はその調節の対象となる信号をアドレス信号とし
た場合の調節手段の構成を示す図、第３図はその調節の
対象となる信号を書込信号とした場合の調節手段の構成
を示す図である。６・・・・・・内部信号生成手段、７・・・・・・調節手段。第２図

Claims

【特許請求の範囲】外部から入力された各種信号に基づいて、データの書込
みおよび読出し動作に必要な各種内部信号を生成する内
部信号生成手段と、該各種内部信号の少なくとも１つの波形を補正する調節
手段とを備え、前記調節手段は、外部から入力される内部信号補正のた
めの調節データを保持する保持部と、該保持部に保持さ
れた調節データにしたがって前記各種内部信号の少なく
とも１つの波形を補正する調節回路とを有することを特
徴とする半導体記憶装置。