JPH01290330A - デュアルポートｒａｍ使用によるインタフェース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 衛星通信ＴＤＭＡ方式の如＜　ｃｐｕにより制御される
親局が送信データをピッ゛ト計数によるハード処理をし
一定符号数Ｎのコマンドを時分割で複数Ｘの子局へ送り
そのレスポンスを複数Ｘの子局から非同期的に受信しソ
フト処理しデュアルポート　ＲＡＭに書込み読出してフ
レーム同期化した出力コマンドを再び子局へ送信するデ
ュアルポートＲＡＭ使用のＴＤＭＡ方式のインタフェー
スに関しデュアルポート　ＲＡＭにおけるＣＰＵからの
ソフト処理データとピントカウンタからのハード処理デ
ータのアドレスの衝突を避ける回路を含めて回路構成を
簡単にしｃｐｕの処理負荷の軽減を目的としデュアルポ
ートＲＡＭのアドレス領域を一定符号ｆｉＮのコマンド
のコマンド数ＸのＨＭにＩＪＬ、ＣＰＵから入力するソ
フト処理データのチャネル変化タイミングにより計数を
スタートしコマンドの一定符号数Ｎに等しいだけクロッ
クを計数する毎に計数値を桁上げするチャネルカウンタ
を具え、該カウンタの桁上げした上位値ｎをデュアルポ
ート　ＲＡＭの分割されたアドレスＳＲＪｊｔの上位ア
ドレスとして、最初の桁上値Ｍ１をソフト処理データの
アクセスの上位アドレスとし、次の桁上値Ｍ２をハード
処理データのアクセスの上位アドレスとして、Ｎビット
／Ｘフレームにフレーム同期化されたデータをデュアル
ポート　ＲＡＭから出力するように構成する。

〔産業上の利用分野〕

本発明は衛星通信ＴＤＭＡ方式の如く親局が時分割で複
数の子局の動作を集中的に監理するＴＤＭＡ通信方式に
関し、特に親局が送受信データとＣＰＵ側データとをデ
ュアルポートラムＤＰＲＡＭを用いて変換し、送受信デ
ータのＤＰＲＡＭへの読み書きはピント計数によるハー
ド処理で行い、ＣＰＵ側データの該ＤＰＲＡＭへの読み
書きはＣＰＵによるソフト処理で行い、複数Ｘの子局へ
コマンドを時分割で送信し、複数Ｘの子局からレスポン
スを非同期で受信するインタフェースに関する。

〔従来の技術〕

衛星通信ＴＤＭＡ方式は、第４図の説明図の如く、ＣＰ
Ｕをもつ親局Ｅが、図示しないクロック計数器の計数に
よるハード処理をしてＲＡ？Ｌに書込み読み出して衛星
Ｓを介して子局Ａ〜子局Ｘに対して一定符号数Ｎの個別
のコマンドＡ−Ｘを同期的に送出し、子局へ〜子局Ｘは
、夫々のコマンドＡ１−コマンドＸ１を受は取り対応す
る処理を行い親局Ｅへ衛星Ｓを介してレスポンスＡ１−
レスポンスＸ１を返すが、このレスポンスＡ１−レスポ
ンスｘ１は、親局Ｅに返って来る迄には衛星Ｓによる時
間遅延分と子局Ａ〜子局Ｘが受信したコマンドＡ１−コ
マンドｘｌを処理する処理時間だけの時間遅延分とがあ
り、−船釣には非同期である。

そして親局Ｅは、子局ＡのレスポンスＡＩの返送時には
、別の子局Ｂに対しコマンドＢ１をハード処理して送出
する。親局Ｅは、また、このハード処理によるコマンド
Ｂｌの送出時点で、その図示しないＣＰＵによるソフト
処理を、子局Ａからの非同期受信のレスポンスＡＩに対
して行い、次フレームで子局Ａへ同期的に送出するコマ
ンドＡ２をＲＡＭへセットする。そして、この親局Ｅの
ＣＰＵが次フレームの同期したコマンドＡ２の送出の準
備として前フレームの非同期のレスポンスＡ１をソフト
処理している時に、親局Ｅが別のコマンドＢ１をハード
処理して送出しておれば、ソフト処理出力のアドレスを
表すＣＰＵ割込パルスｐ１と、カウンタのハード処理出
力のアドレスを゛表すカウンタロードパルスｐ２とが、
互いに離れた位相で出力されて両アドレスの衝突はない
、その為、親局に設けられるソフト側とハード側のイン
タフェースとなるメモリＲＡＭにおいて、ソフト側のア
クセスｐＩとハード側のアクセスｐ２のタイミングが同
一子局のアドレスへ同時にアクセスするアドレス衝突を
避けるように設定される。そして従来は、このソフト側
アクセスｐ１とハード側アクセスρ２のインタフェース
として、その第１例は第５図の二面ＲＡＭ方式に示す如
く、ハード処理するビットカウンタ２１Ａの出力ｐ２と
ソフト処理するＣＰＵアドレスｐ１の両方をアドレス端
子ＡＤＨに入力する２面のＲＡＭ　２１ＡとＲＡＭ　２
２Ａとが、前段のセレクタＩＩＡ及びセレクタ１２Ａで
選択されて入力される。そしてセレクタＩＩＡ及びセレ
クタ１２Ａは、面切替器４Ａの出力を選択信号とするが
、その面切替器４Ａは、Ｄフリツプフロツプで構成され
、その入力端りには、ハード側とソフト側が共に処理を
終了し両方に都合の良い時に入力する面切替の選択信号
ＳＥＬを入力し、そのクロック入力端ＧＫには、ビット
カウンタ２１Ａの計数をスタートさせる入力のチャネル
変化タイミングを入力して、時間制御され出力された面
切替器４ＡのＤフリツプフロツプの０出力を、セレクタ
ＩＩＡ及びセレクタ１２Ａの選択信号入力端Ｓに供給す
る構成になっている。そしてセレクタＩＩＡ及びセレク
タ１２Ａの出力のアドレスにより指定されたデータを、
ＲＡＭ２１八及びＲＡＭ　２２Ａのデータ端子ＤＡＴＡ
から入出力し、入出力データ［）１．０２を、セレクタ
３３Ａにおいて、２方同性のバッファ３１Ａとバッファ
３２Ａを介して入出力し、セレクタＩＩＡ及びセレクタ
１２Ａの選択信号と同じ面切替器４Ａの出力を選択信号
としておりセレクタ３３Ａからフレーム化された出力デ
ータＤ２を外部のハード側又はソフト側へ出力して再び
処理を開始する構成になっている。この二面ＲＡＭ方式
は、ＲＡＭの二面骨２１Ａ、２２Ａと、ＲＡＭ制御の面
切替器４Ａとを必要とする。

従来例の第２は、第６図の単純デュアルポートＲＡＭ方
式に示す示す如く、デュアルポート　ＲＡＭ　１への片
側のアドレス端子ＡＤＲ■とデータ端子ＤＡＴＡ［１］
には、ソフト側のＣＰＵからのアドレスｐ１と入力デー
タＤ１を接続し、他の片側のアドレス端子ＡＤＲ■には
、ハ・−ド側のピントカウンタ２１Ａの出力のアドレス
ρ２を入力し、データ端子ＤＡＴＡ［２］からフレーム
化された出力データＤ２を出力する。そして、アドレス
比較回路２ＡのＥＸ−ＯＲゲートにより、ソフト側ＣＰ
Ｕからのアドレスρ１とハード側ビットカウンタ２１Ａ
の人力のチャネル変化タイミングＴＭＧとの符号不一致
を検出してＣＰｔ１に通知し、ＣＰＵが両アドレス１）
１．９２の衝突を避ける処理を行う構成になっている。

〔発明が解決しようとする課題〕

従来のソフト側アクセスとハード側アクセスのインタフ
ェースとなるＲＡＭとしては、上述の、第５図の二面Ｒ
ＡＭ方式に示す第１例と、第６図のデュアルポートＲＡ
Ｍ方式に示す第２例の構成があるが、第１例の二面ＲＡ
Ｍ方式は、ＲＡＭの二面骨２１Ａ。

２２Ａと該二面１？ＡＭ２１Ａ、２２Ａを切替Ｍ御する
面切替器４Ａとを必要とするので回路構成が複雑となる
という問題があり、第２例のデュアルポートＲＡＭ方式
は、ＲＡＭ制御の切替器は不必要であるが、ハード側と
ソフト側のアドレスの衝突を防止するためのアドレス比
較回路２Ａを必要とするので回路構成が複雑となる上、
ＣＰＵにアドレス衝突を防止するための処理負荷を増加
させるという問題がある。

本発明は、上記の問題を解決することを課題とする。

〔課題を解決するための手段〕

この課題は、第１図の如くデュアルボー１−１？ＡＭ１
をインタフェースとし、そのデュアルポートＲＡＭ　１
のアドレス領域を、一定符号数Ｎのコマンドデータのデ
ータ数Ｘに等しいＸ群に分割し、そのデュアルポート　
ＲＡＭ　１の片側■では、ＣＰＵによりソフト処理され
た非同期のＮビットデータＤｉ（ＤＩｌ〜ＤＩＸ）を、
ＣＰＵからのクロック数をチャネル変化タイミングＴＭ
Ｇで計数開始するビットカウンタ２１で計数して発生し
たアドレスｐｔによりアクセスし、反対側■では、ピン
トカウンタ２１がクロック計数しハード処理したデータ
を、ピントカウンタ２１の出力の下位アドレスｐ２と、
ビットカウンタ２１がデータＤＩの所定の符号数Ｎを計
数する毎に桁上げして出力する上位値Ｈの上位アドレス
ｐ２ｏとをアドレスとして読み出し、データ端子ＤＡＴ
Ａ■がら１フＬ／−ＬＭＮビットで構成されたフレーム
のＸフレーム、即ちＮビット／Ｘフレームのデータのフ
レーム化出力データＤ２を出力するように構成する本発
明によって解決される。

本発明のデュアルポートＲＡＭ使用による１′ンタフエ
ースの構成を示す第１図の原理図において、■は、アド
レス領域を一定ビット数Ｎのコマンドのコマンド数Ｘに
等しい一定数Ｘに分割した両側端子■■をもつデュアル
ポート　ＲＡＭであって、その一定数Ｘに分割されたア
ドレス領域の片側アドレス端子ＡＤＲ［１］に、ビット
カウンタ２１とチャネルカウンタ２２からの最初の１ビ
ット単位のアドレスｐ１とＮビット単位のアドレスｐｌ
ｏを入力してＣＰＵにてソフト処理されたＮビット単位
の非同期データＤ１を片側のデータ端子ＤＡＴＡのに入
力し、反対側アドレス端子ＡＤＲ■に、ピントカウンタ
２１とチャネルカウンタ２２からの次フレームの１ビッ
ト単位の下位アドレスｐ２とにビット単位の上位アドレ
スｐ２ｏを入力して、反対側のデータ端子ＤＡＴＡ［２
］から両アドレスｐ２．　ｐ２ｏに相当するデータＤ２
を読出して、■フレームがＮビットで構成されたフレー
ムのＸフレームのフレーム同期化された出力データＤ２
を出力するデュアルポートＲＡＭである。

２１は、デュアルポートＲＡＭ　１の入力データＤ１の
クロックを、ＣＰＵからのチャネル変化タイミングＴＭ
Ｇにより計数開始して、ビット単位で計数するピントカ
ウンタである。

２２は、ビットカウンタ２１とともに入力データＤ１の
クロックを、ＣＰＵからのチャネル変化タイミングＴＭ
Ｇにより計数開始して、一定ビット数Ｎだけ計数する毎
にリセットされ計数値を桁上げし、桁上げされた上位値
りを周期的にＸ個だけ出力するチャネル・カウンタであ
る。

そしてチャネル・カウンタ２２の出力の最初のフレーム
と次フレームの上位値Ｍｌ、Ｍ２を、アクセスの上位ア
ドレスｐ１ｏ、　ｐ２ｏとして入力データＤ１を書き込
み読み出して、１フレームがＮビットで構成されたフレ
ームのＸフレームのフレーム同期化された出力データＤ
２をデータ端子ＤＡＴＡ［２］から出力するように構成
する。

〔作用〕

本発明のデュアルポートＲＡＭ　１は、アドレス領域を
一定符号数Ｎからなる群単位で一定数Ｘの群に分割され
、その一定数Ｘの群に分割されたＮビット単位のアドレ
ス領域の、片側データ端子ＤＡＴＡ［１］に、ＣＰＵか
らのソフト処理した非同期のＮビットのコマンドデータ
Ｄ１のＸ個分Ｄｌｌ−ＤＩＸを、１ビット単位の下位ア
ドレスｐ１をビットカウンタ２，１から入力し、Ｎビッ
ト毎にリセットされ桁上げされた上位アドレスｐｌＯを
チャネルカウンタ２２から片側のアドレス端子ＡＤＲ［
１］に入力してアクセス領域を指定して入力する。そし
て、反対側アドレス端子ＡＤＲ■には、ビットカウンタ
２１の出力の下位アドレスｐ２の他に、チャネル・カウ
ンタ２２が入力データＤ１のクロックを一定ビット数Ｎ
だけ計数する毎にリセットされ計数値を桁上げして出力
する上位値河の上位アドレスｐ２ｏを入力することによ
り、データ端子ＤＡＴＡ［２］から上位アドレスｐ２ｏ
と下位アドレスｐ２に相当するデータを読出して、■フ
レームがＮビットで構成されたフレームのＸフレームの
フレーム同期化された出力データＤ２を出力する。

本発明のデュアルポートＲＡＭ使用によるインタフェー
スは、ＣＰＵからデュアルポートＲＡＭ　１の片側■へ
入力されるソフト処理された入力データＤ１のアドレス
ｐｔと、デュアルポートＩ？ＡＭ　ｌの反対側［２］か
ら出力されるビットカウンタ２１にてハード処理された
出力データＤ２のアドレスｐ２とが、チャネルカウンタ
２２の桁上した上位値台の時間的に離れた２つの出力Ｍ
ｌ、　Ｍ２により指定され、非同期の入力データＤ１の
アドレスｐ１はチャネルカウンタ２２の出力の上位値Ｈ
の最初の出力阿１で指定され、フレーム同期した出力デ
ータＤ２のアドレスρ２はチャネルカウンタ２２の次フ
レームの計数出力の上位値Ｍ２で指定されるので、ＣＰ
Ｕからのソフト処理された非同期の入力データＤ１のア
ドレスｐ１とビットカウンタ２１によりハード処理され
フレーム同期化された出力データＤ２のアドレスｐ２と
は、チャネルカウンタ２２の上位値ＮＯＩフレーム分だ
け離れているので、そのアドレス衝突は必然的に起こら
ず従って衝突防止の為のＣＰＵ処理は不要となる。

また、ＣＰＵからの非同期データＤ１のアドレスｐｉと
ビットカウンタ２１からの同期化出力データＤ２のアド
レスｐ２とは、チャネルカウンタ２２の連続した２つの
上位値Ｍ　１．Ｍ　２により自動的に切替が行われるの
で入出力の切替器が不要となり回路構成が簡素になるの
で問題は解決される。

〔実施例〕

第２図は本発明の実施例のデュアルポートＲＡＭ使用に
よるインタフェースの構成、を示すブロック図であり、
第３図はその動作を説明するためのタイムチャートであ
る。

第２図のブロック図のデュアルポートＲＡＭ　１は、第
４図に示した一般的な衛星通信ＴＤＭＡ方式における親
局Ｅの１００に設置され、ＣＰＵ　１０をもつ親局Ｅが
ピントカウンタ２１によりクロックＣＫを計数するなど
のハード処理により、複数Ｘの子局２００へ衛星Ｓを介
して一定ビット数ＮのコマンドのＸ個分ＤＩｌ〜ＤＩＸ
を順次に一定時間に同期的に送出して、該Ｎ個の複数の
子局２００から夫々のレスポンスを衛星Ｓを介して非同
期的に受信する。そして親局Ｅが非同期的に受信したＮ
個のレスポンスのデータＤＩｌ〜ＤＩＸを、自蔵のＣＰ
Ｕ　１０の内部メモリによりソフトウェア処理したのち
、このデュアルポートＲＡＭＩに順次に入力し読出時間
を調整して再び一定符号数ＮのコマンドのＸ個分Ｄｌｌ
〜ＤＩＸをフレーム同期化したデータＤ２として出力し
、このフレーム同期化したデータＤ２をデュアルポート
　ＲＡＭ１から無線機３０などにより順次にＮ個の子局
２００へ送信する場合の実施例である。

第２図のブロック図のデュアルポートＲＡＭＩは、その
アドレス領域を一定符号数Ｎからなるコマンドの数Ｘに
等しい数Ｘの群に分割され、その一定数Ｘの群に分割さ
れたアドレス領域の片側［１］に、ＣＰＵからのＮビッ
ト構成のコマンドの非同期データＤＩのＮ個（チャネル
）分Ｄｌｌ〜ＤＩＸを、ビットカウンタ２１から片側の
アドレス端子ＡＤＨのに入力されるビット単位のアドレ
スｐＨ〜ｐｌＸによりアクセスさせる。そして、そのア
クセスするアドレス領域は、チャネルカウンタ２２から
入力されるＮビット毎に桁上げされ入力されるＮビット
単位の上位アドレスｐｌｏによりそのアクセス領域が指
定される。そして、反対側アドレス端子ＡＤＲ■には、
ビットカウンタ２１の出力の下位アドレスｐ２の他に、
チャネルカウンタ２２が入力データＤ１のクロックを一
定ビット数Ｎだけ計数する毎に計数値を桁上げして出力
する上位値Ｈの上位アドレスｐ２ｏが入・力されて、デ
ータ端子ＤＡＴＡ［２］から上位アドレスｐ２゜と下位
アドレスｐ２に相当するデータを読出す。第３図のタイ
ムチャートは、この動作を説明するものであり１．第２
図のブロック図の（１）〜（５）に対応する。

第３図のタイムチャートの（１）ＣＨ変化ＴＭＧは、ピ
ントカウンタ２１とチャネルカウンタ２２の計数開始を
させるチャネル変化タイミングＴＭＧを示し、（２）Ｃ
Ｉ（カウンタは、チャネルカウンタ２２が（１）ＣＩ変
化ＴＭＧにより計数開始してＮ個の入力クロックを計数
する毎に計数値を桁上げして出力する上位値１の最初の
フレームの上位値Ｍ１の（ｍ）と次のフレームの上位値
Ｍ２の（ｍ＋１）を表し、（３）ビットカウンタは、Ｎ
個の入力クロックをビット単位で計数した計数値を表す
。そして（４）ソフト処理は、（２）　ＣＨカウンタの
出力の上位値Ｈの最初のフレームの上位（ｉｆＪＭｌの
（ｍ）をアドレスｐｌｏとして（３）ビットカウンタの
出力のアドレスｐ１により片側のデータ端子ＤＡＴＡ［
１］に入力される非同期データ０１であって、（５）フ
レーム出力は、（２）　ＣＩカウンタの出力の上位値Ｈ
の次フレームの上位値Ｍ２の（ｍ＋１）をアドレスｐ２
ｏとして（３）ビットカウンタの出力のアドレスｐ２に
より反対側のデータ端子ＤＡＴＡ［２］から出力される
１フレームがＮビットで＋！成されたフレームのＸフレ
ームのフレーム化された出力データＤ２である。

第３図のタイムチャートに示す如く、第２図の本発明の
実施例のデュアルボー１−ＲＡＭ使用によるインタフェ
ースは、ＣＰＵ　１０からデュアルポートＲＡＭ１へ入
力されるソフト処理された非同期の入力データＤ１のア
ドレスｐ１と、デュアルポートＲＡＭＩから出力される
ピントカウンタ２Ｉにてハード処理されたフレーム同期
化出力データＤ２のアドレスｐ２とが、チャネルカウン
タ２２の桁上した上位値Ｈの時間的に離れた２つの出力
Ｍｌ、　Ｍ２により指定され、非同期の入力データＤ１
のアドレスｐ１はチャネルカウンタ２２の出力の上位値
Ｈの最初の出力Ｍ１で指定され、フレーム同期した出力
データＤ２のアドレスρ２はチャネルカウンタ２２の次
の出力の上位（ＺＭ２で指定されるので、ＣＰＩＩ　１
０からのソフト処理された非同期の入力データＤ１のア
ドレスｐ１とビットカウンタ２１によりハード処理され
フレーム同期化された出力データＤ２のアドレスｐ２と
は、チャネルカウンタ２２の上位値門の１フレ一ム分だ
け離れているので、その衝突は自動的に起こらず従って
衝突防止の為のＣＰＵ処理は不要である。

また、ＣＰＵ　１０からの非同期データＤ１のアドレス
ｐ１とビットカウンタ２１からの同期化出力データＤ２
のアドレスｐ２とは、チャネルカウンタ２２の連続した
２つの上位値Ｍ　１．Ｍ　２により自動的に切替が行わ
れるので切替器が不要となり回路構成が面素になるので
問題は無い。

〔発明の効果〕

以上説明した如く、本発明によれば、ＣＰＵによりソフ
ト処理した非同期のデータとクロ・ツクカウンタにより
ハード処理したフレーム同期したデータとのインタフェ
ースとなるデュアルポートＲＡＭの回路が、簡単な構成
により入出力データの切替が可能となり、アドレス衝突
を防止できる効果が得られる。

【図面の簡単な説明】

第１図は本発明のデュアルポートＲＡＭ使用によるイン
タフェースの構成を示す原理図、第２図は本発明の実施
例のデュアルポートＲＡＭ使用によるインタフェースの
構成を示すブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来の衛星通信ＴＤＭＡ方式の動作を説明する
ための説明図、 第５図は従来の二面ＲＡＭ方式のインタフェースのブロ
ック図、 第６図は従来の単純デュアルポート　ＲＡＭ方式のイン
タフェースのブロック図である。 図において、 １はデュアルポートＲＡＭ、 ２１はビットカウンタ、 ２２はチャネルカウンタである。 ｆ＋： 拭犯 ご１

Claims (1)

1. 【特許請求の範囲】 ＣＰＵにより制御された親局（１００）のデータのクロ
   ックを計数（２１）しハード処理して複数Ｘの子局（２
   ００）へ一定ビット数Ｎのコマンドを送り該子局（２０
   ０）から非同期的にレスポンスを受信しＣＰＵによりソ
   フト処理した新コマンドのデータ（Ｄ１）を２つのアク
   セス端子をもつデュアルポートＲＡＭ（１）の片側［１
   ］にアドレス（ｐ１）を指定して入力し、反対側［２］
   からクロック計数（２１）によるアドレス（ｐ２）の指
   定によりフレーム同期化されたデータ（Ｄ２）を読出し
   て再び該子局（２００）へ送信するソフト処理データ（
   Ｄ１）とハード処理データ（Ｄ２）のインタフェースと
   してデュアルポートＲＡＭ（１）を使用する時分割アク
   セス方式において、 該デュアルポートＲＡＭ（１）のアドレスの領域を一定
   ビット数Ｎのコマンドのコマンド数Ｘに等しい数Ｘの領
   域に分割し、 該デュアルポートＲＡＭ（１）へＣＰＵから入力するソ
   フト処理された非同期データ（Ｄ１）のチャネル変化タ
   イミング（ＴＭＧ）により計数を開始し一定ビット数Ｎ
   に等しいクロック（ＣＫ）を計数する毎に計数値を桁上
   げして上位値（Ｍ）を出力するチャネルカウンタ（２２
   ）を具え、 該チャネルカウンタ（２２）の出力の上位値（Ｍ）をデ
   ュアルポートＲＡＭ（１）の分割されたアドレス領域へ
   アクセスするＮビット単位のデータ（Ｄ１、Ｄ２）の上
   位アドレス（ｐ１ｏ、ｐ２ｏ）とし最初の上位値（Ｍ１
   ）によりＣＰＵからのソフト処理データ（Ｄ１）を書き
   込み、次の上位値（Ｍ２）によりビット計数器（２１）
   からのハード処理データ（Ｄ２）を読み出して、一定ビ
   ット数Ｎのフレームの一定フレーム数Ｘにフレーム化し
   た出力データ（Ｄ２）を出力することを特徴としたデュ
   アルポートＲＡＭ使用によるインタフェース。