JPH0129071B2 - - Google Patents
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- Publication number
- JPH0129071B2 JPH0129071B2 JP57112891A JP11289182A JPH0129071B2 JP H0129071 B2 JPH0129071 B2 JP H0129071B2 JP 57112891 A JP57112891 A JP 57112891A JP 11289182 A JP11289182 A JP 11289182A JP H0129071 B2 JPH0129071 B2 JP H0129071B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- gate
- input
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路などの半導体回路の
外部接続端子に加えられるパルス性高圧に対する
保護回路に関するものである。
外部接続端子に加えられるパルス性高圧に対する
保護回路に関するものである。
第１図は従来の入力保護回路とその試験回路を
示す回路図で、Ａは被保護半導体回路、Ｂは入力
保護回路、Ｃはその試験回路を示す。１は入力
MOSトランジスタ（MOST）、２はそのゲート
に接続された入力端子、３は入力端子２と入力
MOST１のゲートとの間に接続された直列抵抗、
４はゲートが入力端子１に接続され、ソース、ド
レインが入力MOST１のゲートと接地点との間
に接続された高スレシヨルドMOST、５は高電
圧電源、６は高静電圧発生用のコンデンサ、７は
切替えスイツチである。
示す回路図で、Ａは被保護半導体回路、Ｂは入力
保護回路、Ｃはその試験回路を示す。１は入力
MOSトランジスタ（MOST）、２はそのゲート
に接続された入力端子、３は入力端子２と入力
MOST１のゲートとの間に接続された直列抵抗、
４はゲートが入力端子１に接続され、ソース、ド
レインが入力MOST１のゲートと接地点との間
に接続された高スレシヨルドMOST、５は高電
圧電源、６は高静電圧発生用のコンデンサ、７は
切替えスイツチである。
試験回路Ｃでは切替えスイツチ７をａ側に閉じ
てコンデンサ６を高電圧に充電し、つづいて切替
えスイツチ７をｂ側に切替えると入力端子２に高
静電圧が印加される。入力保護回路Ｂでは上記入
力電圧がMOST４のスレシヨルドを超える値で
あると、MOST４は導通し、コンデンサ６に蓄
えられた電荷は抵抗３およびMOST４を通して
放電し、入力端子２における電圧は時間とともに
減衰する。一方、入力MOST１のゲート電圧は
MOST４が導通するまでも、入力端子２の電圧
とは等しくならず、入力MOST１のゲート容量
と抵抗３との時定数で上昇し、MOST４のオフ
抵抗と抵抗３との比で入力電圧を分圧した値に近
づき、MOST４が導通しはじめると、それに応
じて減衰する。したがつて、回路定数を適切に選
べば、入力MOSTの破壊を防止できる。第２図
は、この回路の各部の電圧の時間変化を示す波形
図で、イは入力端子２での電圧波形、ロは入力
MOST１のゲート電圧波形である。
てコンデンサ６を高電圧に充電し、つづいて切替
えスイツチ７をｂ側に切替えると入力端子２に高
静電圧が印加される。入力保護回路Ｂでは上記入
力電圧がMOST４のスレシヨルドを超える値で
あると、MOST４は導通し、コンデンサ６に蓄
えられた電荷は抵抗３およびMOST４を通して
放電し、入力端子２における電圧は時間とともに
減衰する。一方、入力MOST１のゲート電圧は
MOST４が導通するまでも、入力端子２の電圧
とは等しくならず、入力MOST１のゲート容量
と抵抗３との時定数で上昇し、MOST４のオフ
抵抗と抵抗３との比で入力電圧を分圧した値に近
づき、MOST４が導通しはじめると、それに応
じて減衰する。したがつて、回路定数を適切に選
べば、入力MOSTの破壊を防止できる。第２図
は、この回路の各部の電圧の時間変化を示す波形
図で、イは入力端子２での電圧波形、ロは入力
MOST１のゲート電圧波形である。
この従来の入力保護回路では、直列抵抗３が設
けられ入力端子２に加わつた電圧が時間遅れのた
めに被保護半導体回路の入力MOST１に十分伝
達されるより早く、高スレシヨルドMOST４が
導通すること、及びMOST４が導通した後には
入力MOST１に加わる電圧は、入力端子２の電
圧を直列抵抗３とMOST４のコンダクタンスと
で分圧した値になることが要点である。従つて、
直列抵抗３は不可欠である。そこで、第３図に示
すように、被保護回路が入力電圧のアナログ値を
重視する回路の場合には上述の入力保護回路Ｂは
不適当である。図において、８，９，１０は入力
分圧抵抗、１１はアナログ加算増幅器である。こ
の回路で正常動作時に抵抗３での電圧降下を無視
できる程度にするためには抵抗３の値を極めて小
さくせねばならず、その上で、入力保護回路の機
能を達せしめるには高スレシヨルドトランジスタ
４には極端に大容量のものを用いることが必要で
あつた。
けられ入力端子２に加わつた電圧が時間遅れのた
めに被保護半導体回路の入力MOST１に十分伝
達されるより早く、高スレシヨルドMOST４が
導通すること、及びMOST４が導通した後には
入力MOST１に加わる電圧は、入力端子２の電
圧を直列抵抗３とMOST４のコンダクタンスと
で分圧した値になることが要点である。従つて、
直列抵抗３は不可欠である。そこで、第３図に示
すように、被保護回路が入力電圧のアナログ値を
重視する回路の場合には上述の入力保護回路Ｂは
不適当である。図において、８，９，１０は入力
分圧抵抗、１１はアナログ加算増幅器である。こ
の回路で正常動作時に抵抗３での電圧降下を無視
できる程度にするためには抵抗３の値を極めて小
さくせねばならず、その上で、入力保護回路の機
能を達せしめるには高スレシヨルドトランジスタ
４には極端に大容量のものを用いることが必要で
あつた。
この発明は以上のような点に鑑みてなされたも
ので、直列抵抗を用いない保護回路を提供するこ
とを目的としている。
ので、直列抵抗を用いない保護回路を提供するこ
とを目的としている。
第４図はこの発明の一実施例を示す回路図で、
従来例と同等部分は同一符号で示す。図におい
て、１３は一端が入力端子２に接続され、他端が
高抵抗１４を介して接地されたコンデンサ、１２
はドレインが入力端子２にゲートがコンデンサ１
３と高抵抗１４との接続点に接続され、ソースが
接地された通常のスレシヨルド電圧のMOSTで
ある。第５図はこの実施例回路に用いるのに適し
たMOSTの構造を示す断面図で、２１はシリコ
ン基板、２２はソース拡散領域、２３はドレイン
拡散領域、２４はゲート酸化膜、２５はフイール
ド酸化膜、２６はゲート電極で、図示のように、
ゲート電極２６とドレイン拡散領域２３との重ね
合わせを大きくして、この部分の容量を第４図の
コンデンサ１３として一体構造にしている。
従来例と同等部分は同一符号で示す。図におい
て、１３は一端が入力端子２に接続され、他端が
高抵抗１４を介して接地されたコンデンサ、１２
はドレインが入力端子２にゲートがコンデンサ１
３と高抵抗１４との接続点に接続され、ソースが
接地された通常のスレシヨルド電圧のMOSTで
ある。第５図はこの実施例回路に用いるのに適し
たMOSTの構造を示す断面図で、２１はシリコ
ン基板、２２はソース拡散領域、２３はドレイン
拡散領域、２４はゲート酸化膜、２５はフイール
ド酸化膜、２６はゲート電極で、図示のように、
ゲート電極２６とドレイン拡散領域２３との重ね
合わせを大きくして、この部分の容量を第４図の
コンデンサ１３として一体構造にしている。
この実施例回路では、入力端子２に高電圧が加
わるとコンデンサ１３を介してMOST１２のゲ
ート電圧が瞬時に上昇する。MOST１２は従来
回路における高スレシヨルドのものではないの
で、コンダクタンスは大きく、十分の電流が流
れ、入力端子２の電圧は急激に減衰し、被保護半
導体回路Ａを保護する。MOST１２のゲート電
圧は入力サージ電圧がすぎると、コンデンサ１
３、抵抗１４の時定数で零電圧に戻り、MOST
１２は遮断し、被保護半導体回路Ａは正常に動作
する。第６図はこの実施例回路の動作電圧の時間
変化を示す波形図で、イは入力端子２の電圧、ロ
はMOST１２のゲート電圧波形である。
わるとコンデンサ１３を介してMOST１２のゲ
ート電圧が瞬時に上昇する。MOST１２は従来
回路における高スレシヨルドのものではないの
で、コンダクタンスは大きく、十分の電流が流
れ、入力端子２の電圧は急激に減衰し、被保護半
導体回路Ａを保護する。MOST１２のゲート電
圧は入力サージ電圧がすぎると、コンデンサ１
３、抵抗１４の時定数で零電圧に戻り、MOST
１２は遮断し、被保護半導体回路Ａは正常に動作
する。第６図はこの実施例回路の動作電圧の時間
変化を示す波形図で、イは入力端子２の電圧、ロ
はMOST１２のゲート電圧波形である。
この実施例の要点はコンデンサ１３と抵抗１４
との時定数を適当に選ぶことが必要で、この時定
数が過大であるとMOST１２のゲートに高電圧
が加わる時間が長くなり、MOST１２が破壊し、
入力保護機能を失なう。また逆に、時定数が過小
であると、MOST１２の導通期間が短かく、入
力端子２の電圧が十分減衰しないので、被保護半
導体回路が破壊される。
との時定数を適当に選ぶことが必要で、この時定
数が過大であるとMOST１２のゲートに高電圧
が加わる時間が長くなり、MOST１２が破壊し、
入力保護機能を失なう。また逆に、時定数が過小
であると、MOST１２の導通期間が短かく、入
力端子２の電圧が十分減衰しないので、被保護半
導体回路が破壊される。
以上実施例では入力保護回路として用いた場合
を示したが、出力回路に用いれば出力端子から入
るサージ電圧に対する保護機能が達成される。し
かも直列抵抗がないので出力特性を悪化させるこ
とはない。
を示したが、出力回路に用いれば出力端子から入
るサージ電圧に対する保護機能が達成される。し
かも直列抵抗がないので出力特性を悪化させるこ
とはない。
以上説明したように、この発明になる保護回路
では直列抵抗を用いないので、アナログ信号値の
授受をする外部接続端子に用いても信号の減衰を
生じることがなく、チツプサイズを大幅に増大す
ることなく保護機能を達成できる。
では直列抵抗を用いないので、アナログ信号値の
授受をする外部接続端子に用いても信号の減衰を
生じることがなく、チツプサイズを大幅に増大す
ることなく保護機能を達成できる。
第１図は従来の入力保護回路とその試験回路を
示す回路図、第２図はこの回路の各部の電圧の時
間変化を示す波形図、第３図は従来の入力保護回
路の欠点を説明するための回路図、第４図はこの
発明の一実施例を示す回路図、第５図はこの発明
の保護回路に用いるのに適したMOSTの構造を
示す断面図、第６図は上記実施例回路の動作電圧
の時間変化を示す波形図である。 図において、Ａは被保護半導体回路、Ｂは入力
保護回路、２は入力端子、１２はMOST、１３
はコンデンサ、１４は抵抗、２３はドレイン拡散
領域、２４はゲート酸化膜、２６はゲート電極で
ある。なお、図中同一符号は同一または相当部分
を示す。
示す回路図、第２図はこの回路の各部の電圧の時
間変化を示す波形図、第３図は従来の入力保護回
路の欠点を説明するための回路図、第４図はこの
発明の一実施例を示す回路図、第５図はこの発明
の保護回路に用いるのに適したMOSTの構造を
示す断面図、第６図は上記実施例回路の動作電圧
の時間変化を示す波形図である。 図において、Ａは被保護半導体回路、Ｂは入力
保護回路、２は入力端子、１２はMOST、１３
はコンデンサ、１４は抵抗、２３はドレイン拡散
領域、２４はゲート酸化膜、２６はゲート電極で
ある。なお、図中同一符号は同一または相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 １ 保護すべき半導体回路の外部接続端子と接地
点との間にゲート絶縁形の大電流容量のトランジ
スタを並列に接続し、上記トランジスタのゲート
電極と上記外部接続端子および上記接地点との間
にそれぞれコンデンサおよび抵抗を接続し、上記
コンデンサと上記抵抗との時定数を所望値に設定
することによつて上記外部接続端子へ印加される
パルス性高電圧に対して上記半導体回路を保護す
るようにしたことを特徴とする半導体回路の保護
回路。 ２ ゲート絶縁形のトランジスタのドレイン拡散
領域がゲート酸化膜を介してゲート電極と広い面
積で対向するようにし、この対向部に形成される
容量をコンデンサとして用いたことを特徴とする
特許請求の範囲第１項記載の半導体回路の保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112891A JPS592358A (ja) | 1982-06-28 | 1982-06-28 | 半導体回路の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112891A JPS592358A (ja) | 1982-06-28 | 1982-06-28 | 半導体回路の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592358A JPS592358A (ja) | 1984-01-07 |
| JPH0129071B2 true JPH0129071B2 (ja) | 1989-06-07 |
Family
ID=14598096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112891A Granted JPS592358A (ja) | 1982-06-28 | 1982-06-28 | 半導体回路の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592358A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253256A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体装置 |
| JPH03172498A (ja) * | 1989-11-30 | 1991-07-25 | Komatsu Ltd | 急曲線施工用シールド掘進機 |
| US5287241A (en) * | 1992-02-04 | 1994-02-15 | Cirrus Logic, Inc. | Shunt circuit for electrostatic discharge protection |
| EP0697757A1 (en) * | 1994-08-16 | 1996-02-21 | United Memories, Inc. | Electrostatic discharge protection circuit for an integrated circuit device |
| FR2725848A1 (fr) * | 1994-10-17 | 1996-04-19 | Sgs Thomson Microelectronics | Dispositif de protection d'un circuit contre des surtensions |
| US5686751A (en) * | 1996-06-28 | 1997-11-11 | Winbond Electronics Corp. | Electrostatic discharge protection circuit triggered by capacitive-coupling |
-
1982
- 1982-06-28 JP JP57112891A patent/JPS592358A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS592358A (ja) | 1984-01-07 |
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