JPH0129092B2 - - Google Patents
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- Publication number
- JPH0129092B2 JPH0129092B2 JP56100553A JP10055381A JPH0129092B2 JP H0129092 B2 JPH0129092 B2 JP H0129092B2 JP 56100553 A JP56100553 A JP 56100553A JP 10055381 A JP10055381 A JP 10055381A JP H0129092 B2 JPH0129092 B2 JP H0129092B2
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- pulse
- circuit
- output
- positive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は、入力に正、負いずれのパルスが印
加されても、これを検出して出力を出しうるよう
にしたパルス変換回路に関するものである。
加されても、これを検出して出力を出しうるよう
にしたパルス変換回路に関するものである。
現在の論理信号形態は、正論理と負論理の２通
りが存在する。そのため動作指令パルス、もしく
はタイミングパルスについても異なる機器におい
ては異なる論理信号が用いられている。したがつ
て、対象とする機器の制御に際してはその機器が
正論理、負論理のどちらを用いて回路構成がなさ
れているかを調査し、それに応じ設定変えを行う
必要があつた。
りが存在する。そのため動作指令パルス、もしく
はタイミングパルスについても異なる機器におい
ては異なる論理信号が用いられている。したがつ
て、対象とする機器の制御に際してはその機器が
正論理、負論理のどちらを用いて回路構成がなさ
れているかを調査し、それに応じ設定変えを行う
必要があつた。
これを図面について説明すると、第１図におい
て、１はデータ収録装置で、入力端子２，３を備
え、入力端子２にはアナログ信号が、また、入力
端子３には測定値サンプリング用の正または負の
タイミングパルスが加えられる。入力端子２に加
えられたアナログ信号は、増幅器４で増幅された
後、サンプリング回路５に加えられる。一方、入
力端子３に加えられたタイミング信号はパルス変
換回路６に加えられて、正論理、負論理、すなわ
ち、正または負のタイミングパルスのいずれが加
えられても、正パルスを出力してサンプリング回
路５に加え、そのタイミングで入力端子２に印加
されたアナログ信号がサンプリングされる。
て、１はデータ収録装置で、入力端子２，３を備
え、入力端子２にはアナログ信号が、また、入力
端子３には測定値サンプリング用の正または負の
タイミングパルスが加えられる。入力端子２に加
えられたアナログ信号は、増幅器４で増幅された
後、サンプリング回路５に加えられる。一方、入
力端子３に加えられたタイミング信号はパルス変
換回路６に加えられて、正論理、負論理、すなわ
ち、正または負のタイミングパルスのいずれが加
えられても、正パルスを出力してサンプリング回
路５に加え、そのタイミングで入力端子２に印加
されたアナログ信号がサンプリングされる。
この場合、パルス変換回路６は、インバータ
７、スイツチ８と９とで構成されており、その動
作は、入力端子３に正パルスが加わるときには、
スイツチ９をオンしてサンプリング回路５に正パ
ルスを印加する。また、入力端子３に負パルスが
加わるときには、スイツチ８をオンにしてインバ
ータ７で負のパルスを反転させて正パルスとして
出力する。
７、スイツチ８と９とで構成されており、その動
作は、入力端子３に正パルスが加わるときには、
スイツチ９をオンしてサンプリング回路５に正パ
ルスを印加する。また、入力端子３に負パルスが
加わるときには、スイツチ８をオンにしてインバ
ータ７で負のパルスを反転させて正パルスとして
出力する。
このようにして、正論理、負論理のいずれであ
つても、入力があつたことを判別し必要な正パル
スを出力させることができるが、このような従来
のパルス変換回路６ではスイツチ８，９を入力端
子３に加わるパルスの極性に応じ手動にて切換え
なければならないため、操作が煩雑であるばかり
でなく、設定ミスをおこすおそれがあつた。
つても、入力があつたことを判別し必要な正パル
スを出力させることができるが、このような従来
のパルス変換回路６ではスイツチ８，９を入力端
子３に加わるパルスの極性に応じ手動にて切換え
なければならないため、操作が煩雑であるばかり
でなく、設定ミスをおこすおそれがあつた。
上記の欠点を改善したものとして、第２図に示
すパルス変換回路がある（例えば特開昭57―4619
号公報参照）。この図で、１１は入力端子、１２
は排他的論理和ゲートで、一方の入力端１２ａは
直接入力端子１１が接続される。また、他方の入
力端１２ｂには、積分回路１３を介して入力端子
１１が接続される。１４は出力端子である。そし
て、積分回路１３は抵抗器ＲとコンデンサＣとに
より構成される。
すパルス変換回路がある（例えば特開昭57―4619
号公報参照）。この図で、１１は入力端子、１２
は排他的論理和ゲートで、一方の入力端１２ａは
直接入力端子１１が接続される。また、他方の入
力端１２ｂには、積分回路１３を介して入力端子
１１が接続される。１４は出力端子である。そし
て、積分回路１３は抵抗器ＲとコンデンサＣとに
より構成される。
次に第２図の従来例の動作を第３図の波形図を
参照して説明する。
参照して説明する。
まず、入力端子１１に正パルスが第３図のａ
のように加わつたとする。排他的論理和ゲート１
２のしきい値をVthとすると、前記正パルスはし
きい値Vth以上の値をもつており、これが入力端
子１１から排他的論理和ゲート１２の入力端１２
ａに印加される。これと同時に入力端子１１に加
わつた正パルスは積分回路１３に印加されて第３
図のｂのように時定数τ＝CR（Ｃ、Ｒは前述し
たコンデンサＣと抵抗器Ｒの値をも表わすものと
する）でもち上がるが、正パルスが立下がつた時
点で放電により下降する。そして、時定数τは正
パルスのパルス幅より大きく選定してあるので、
積分回路１３の出力、すなわち排他的論理和ゲー
ト１２の入力端１２ｂに加わえられる信号の値は
しきい値Vthに達しない。以上をまとめると、入
力端子１１に正パルスが印加されたとき、排他的
論理和ゲート１２の入力端１２ａ，１２ｂには
“１”と“０”が印加されるので、出力端子１４
には“１”が出力される。これを第３図のｃに
示す。
のように加わつたとする。排他的論理和ゲート１
２のしきい値をVthとすると、前記正パルスはし
きい値Vth以上の値をもつており、これが入力端
子１１から排他的論理和ゲート１２の入力端１２
ａに印加される。これと同時に入力端子１１に加
わつた正パルスは積分回路１３に印加されて第３
図のｂのように時定数τ＝CR（Ｃ、Ｒは前述し
たコンデンサＣと抵抗器Ｒの値をも表わすものと
する）でもち上がるが、正パルスが立下がつた時
点で放電により下降する。そして、時定数τは正
パルスのパルス幅より大きく選定してあるので、
積分回路１３の出力、すなわち排他的論理和ゲー
ト１２の入力端１２ｂに加わえられる信号の値は
しきい値Vthに達しない。以上をまとめると、入
力端子１１に正パルスが印加されたとき、排他的
論理和ゲート１２の入力端１２ａ，１２ｂには
“１”と“０”が印加されるので、出力端子１４
には“１”が出力される。これを第３図のｃに
示す。
次に、入力端子１１に第３図のａのような負
パルスが印加された場合を考える。この場合には
積分回路１３の出力は第３図のｂに示すように
なり、しきい値Vth以下にはならない。したがつ
て、排他的論理和ゲート１２の入力には“０”と
“１”が印加されることになり、出力には“１”
が出る。
パルスが印加された場合を考える。この場合には
積分回路１３の出力は第３図のｂに示すように
なり、しきい値Vth以下にはならない。したがつ
て、排他的論理和ゲート１２の入力には“０”と
“１”が印加されることになり、出力には“１”
が出る。
このようにして、入力端子１１に正パルス、負
パルスのいずれかが印加されても、出力には正パ
ルスが得られる。なお、常に負パルスが出るよう
にするには、インバータを入れて反転させればよ
い。
パルスのいずれかが印加されても、出力には正パ
ルスが得られる。なお、常に負パルスが出るよう
にするには、インバータを入れて反転させればよ
い。
上記第２図の従来例では、能動状態時間と非能
動状態時間の比が１に接近すると時定数により積
分回路１３のレベルがしきい値レベルを上下し、
誤動作するという問題点があつた。
動状態時間の比が１に接近すると時定数により積
分回路１３のレベルがしきい値レベルを上下し、
誤動作するという問題点があつた。
この発明は、このような問題点を解決したもの
である。以下、この発明を第４図、第５図により
説明する。第４図において、１５はホールド回
路、１６は微分回路、１７は単安定マルチバイブ
レータであり、その他は第２図と同じである。そ
して、これら１５〜１７の各部で記憶回路が構成
されている。
である。以下、この発明を第４図、第５図により
説明する。第４図において、１５はホールド回
路、１６は微分回路、１７は単安定マルチバイブ
レータであり、その他は第２図と同じである。そ
して、これら１５〜１７の各部で記憶回路が構成
されている。
次に動作について第５図の波形図を参照して説
明する。
明する。
まず、入力端子１１に正パルスが第５図のａ
のように印加されたとすると、この正パルスは排
他的論理和ゲート１２の一方の入力端１２ａに加
えられる。これと同時に微分回路１６にも加えら
れるので、微分回路１６からは第５図のｃに示
す波形のパルス出力が出て、これにより単安定マ
ルチバイブレータ１７を駆動し、第５図のｄに
示すようなパルスを発生し、これをホールド回路
１５に印加して、これを非能動状態、つまり入力
端子１１に正パルスが印加されていないとき記憶
しておいた“０”の状態を保持させる。したがつ
て、排他的論理和ゲート１２には“１”と“０”
が印加されることにより、出力端子１４に第５図
のｅに示す正パルスが得られる。そして、負の
微分パルスの発生時点から期間Ｔの間、ホールド
回路１５の作動状態を保持する。
のように印加されたとすると、この正パルスは排
他的論理和ゲート１２の一方の入力端１２ａに加
えられる。これと同時に微分回路１６にも加えら
れるので、微分回路１６からは第５図のｃに示
す波形のパルス出力が出て、これにより単安定マ
ルチバイブレータ１７を駆動し、第５図のｄに
示すようなパルスを発生し、これをホールド回路
１５に印加して、これを非能動状態、つまり入力
端子１１に正パルスが印加されていないとき記憶
しておいた“０”の状態を保持させる。したがつ
て、排他的論理和ゲート１２には“１”と“０”
が印加されることにより、出力端子１４に第５図
のｅに示す正パルスが得られる。そして、負の
微分パルスの発生時点から期間Ｔの間、ホールド
回路１５の作動状態を保持する。
なお、ホールド回路１５としては、例えばコン
デンサＣとスイツチＳとで構成し、常時はスイツ
チＳを閉成して非能動状態における入力端子１１
の信号レベルをコンデンサＣに記憶させておき、
単安定マルチバイブレータ１７の出力の期間、ス
イツチＳをオフとするように作動させればよい。
デンサＣとスイツチＳとで構成し、常時はスイツ
チＳを閉成して非能動状態における入力端子１１
の信号レベルをコンデンサＣに記憶させておき、
単安定マルチバイブレータ１７の出力の期間、ス
イツチＳをオフとするように作動させればよい。
次に、入力端子１１に負パルスが加わつた場合
について説明する。入力端子１１には第５図の
ａに示すような負パルスが印加される。負パルス
が印加されないときの入力端子１１の信号レベル
は“１”であるからホールド回路１５は第５図
のｂに示すようになる。そして、入力端子１１に
負パルスが加わると微分回路１６から第５図の
ｃに示す出力が出て、単安定マルチバイブレータ
１７を駆動し、第５図のｄに示すパルスを出力
し、この期間、ホールド回路１７の出力を“１”
に保つ。一方、入力端子１１は負パルスの印加に
より“０”の信号レベルとなるから、結局、排他
的論理和ゲート１２の出力、すなわち、出力端子
１４には第５図のｅの出力が得られる。このよ
うにして、正パルス、負パルスのいずれの入力に
対しても、第２図の従来例と同様に正パルスの出
力を得ることができる。
について説明する。入力端子１１には第５図の
ａに示すような負パルスが印加される。負パルス
が印加されないときの入力端子１１の信号レベル
は“１”であるからホールド回路１５は第５図
のｂに示すようになる。そして、入力端子１１に
負パルスが加わると微分回路１６から第５図の
ｃに示す出力が出て、単安定マルチバイブレータ
１７を駆動し、第５図のｄに示すパルスを出力
し、この期間、ホールド回路１７の出力を“１”
に保つ。一方、入力端子１１は負パルスの印加に
より“０”の信号レベルとなるから、結局、排他
的論理和ゲート１２の出力、すなわち、出力端子
１４には第５図のｅの出力が得られる。このよ
うにして、正パルス、負パルスのいずれの入力に
対しても、第２図の従来例と同様に正パルスの出
力を得ることができる。
そして第４図の実施例ではホールド回路１５で
ホールドした値を用いるので、能動状態時間が非
能動時間より小さいという条件が満足されている
限り正確に動作する。
ホールドした値を用いるので、能動状態時間が非
能動時間より小さいという条件が満足されている
限り正確に動作する。
なお、上記実施例は“０”、“１”の２値のパル
スについて説明したが、“−１”、“０”、“１”の
３値の場合にもこの発明を適用することができ
る。その場合には、“０”を中心として上下に不
感帯域を設け、“−１”と“１”とを利用するよ
うにすればよい。
スについて説明したが、“−１”、“０”、“１”の
３値の場合にもこの発明を適用することができ
る。その場合には、“０”を中心として上下に不
感帯域を設け、“−１”と“１”とを利用するよ
うにすればよい。
以上詳細に説明したように、この発明は排他的
論理和ゲートを用い、その一方の入力端には直接
入力パルスを印加するようにし、また、他方の入
力端には非能動時の入力端子の信号レベルを記憶
している記憶回路がその出力を能動時から一定時
間その信号レベルを保持しつつ印加するようにし
たので、正パルス、負パルスのいずれが入力端子
に加わつても、排他的論理和ゲートからは正パル
スが出力され、入力があつたことを検知すること
ができる。そして、能動状態時間と非能動状態時
間の比が１に接近したとしても、能動状態時間が
非能動時間より小さければ誤動作することがな
い。したがつて、対象とする機器が正論理、負論
理のいずれであつても、自動的に設定を行うこと
ができ、操作がきわめて簡易になるばかりでな
く、設定ミスをなくすことができる。
論理和ゲートを用い、その一方の入力端には直接
入力パルスを印加するようにし、また、他方の入
力端には非能動時の入力端子の信号レベルを記憶
している記憶回路がその出力を能動時から一定時
間その信号レベルを保持しつつ印加するようにし
たので、正パルス、負パルスのいずれが入力端子
に加わつても、排他的論理和ゲートからは正パル
スが出力され、入力があつたことを検知すること
ができる。そして、能動状態時間と非能動状態時
間の比が１に接近したとしても、能動状態時間が
非能動時間より小さければ誤動作することがな
い。したがつて、対象とする機器が正論理、負論
理のいずれであつても、自動的に設定を行うこと
ができ、操作がきわめて簡易になるばかりでな
く、設定ミスをなくすことができる。
さらに、記憶回路として微分回路、単安定マル
チバイブレータ、およびホールド回路を用いたも
のは、能動状態時間が非能動時間より小さいとい
う条件が満足される限り正確に動作する利点があ
る。
チバイブレータ、およびホールド回路を用いたも
のは、能動状態時間が非能動時間より小さいとい
う条件が満足される限り正確に動作する利点があ
る。
第１図は従来のパルス変換回路の一例を示す回
路図、第２図はこの発明の従来例を示す構成図、
第３図は第２図の従来例の動作を説明するための
波形図、第４図はこの発明の一実施例を示す構成
図、第５図は第４図の実施例の動作を説明するた
めの波形図である。 図中、１１は入力端子、１２は排他的論理和ゲ
ート、１２ａ，１２ｂはその入力端、１３は積分
回路、１４は出力端子、１５はホールド回路、１
６は微分回路、１７は単安定マルチバイブレータ
である。
路図、第２図はこの発明の従来例を示す構成図、
第３図は第２図の従来例の動作を説明するための
波形図、第４図はこの発明の一実施例を示す構成
図、第５図は第４図の実施例の動作を説明するた
めの波形図である。 図中、１１は入力端子、１２は排他的論理和ゲ
ート、１２ａ，１２ｂはその入力端、１３は積分
回路、１４は出力端子、１５はホールド回路、１
６は微分回路、１７は単安定マルチバイブレータ
である。
Claims (1)
- 【特許請求の範囲】 １ 正パルスまたは負パルスが印加される入力端
子と、一方の入力端が前記入力端子に接続された
排他的論理和ゲートと、前記入力端子と前記排他
的論理和ゲートの他方の入力端との間に設けられ
比能動時の前記入力端子の信号レベルを記憶する
とともに、能動時から一定時間前記記録した信号
レベルを保持する記憶回路とからなることを特徴
とするパルス変換回路。 ２ 記録回路は、入力端子に印加されるパルスに
よつて作動せしめられる微分回路と、この微分回
路により駆動される単安定マルチバイブレータ
と、この単安定マルチバイブレータの出力の期間
だけ前記入力端子の非能動状態の信号レベルを保
持するホールド回路とで構成されたことを特徴と
する特許請求の範囲第１項記載のパルス変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10055381A JPS583418A (ja) | 1981-06-30 | 1981-06-30 | パルス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10055381A JPS583418A (ja) | 1981-06-30 | 1981-06-30 | パルス変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583418A JPS583418A (ja) | 1983-01-10 |
| JPH0129092B2 true JPH0129092B2 (ja) | 1989-06-07 |
Family
ID=14277126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10055381A Granted JPS583418A (ja) | 1981-06-30 | 1981-06-30 | パルス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583418A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4860311A (en) * | 1987-05-01 | 1989-08-22 | Cpt Corporation | Method and apparatus for automatically converting input pulse train signals to output signals of desired polarity |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574619A (en) * | 1980-06-11 | 1982-01-11 | Mitsubishi Electric Corp | Polarity fixing circuit of pulse signal |
-
1981
- 1981-06-30 JP JP10055381A patent/JPS583418A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583418A (ja) | 1983-01-10 |
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