JPH01291312A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はコンピュータのメモリ装置に係り、更に詳し
くはそのコンピュータの電源投入が識別できるようにし
、その識別後にメモリの内容を初期化（クリア）できる
ようにしたハードウェア回路を備えたメモリ装置に関す
るものである。

［従　来　例］ コンピュータにはメモリ・バックアップ機能を有するも
のがあるが、このバックアップされるメモリ（ＲＡＭ）
の内容は製造工程での電源投入時にランダムな値となる
。その内容がランダムデータであるかを識別する方法と
しては、外部回路に依らざるしかなかった。特に、製造
工程の調整では、電源投入時はそのメモリの内容がラン
ダムデータとなっているか識別する必要があり、しかも
そのメモリを初期化する必要がある。この初期化は、例
えばコンピュータの制御にてそのメモリの全てに「０」
を書き込むオールクリア（ＡＬＬ　ＣＬＥＡＲ）モード
（プログラム）のソフトウェアによっている。

［発明が解決しようとする課題］ ところで、そのオールクリアモードはソフトウェアであ
り、しかもコンピュータに対して所定指示を出す必要が
ある。すなわち、そのコンピュータの電源ＯＮした後、
扱者等の指示によりその都度上記指示を出さなければな
らない。また、上述の場合、単にメモリをクリアするだ
けであり、そのメモリの内容がランダムデータであるか
を識別することができず、メモリが既に初期化されてい
るにもかかわらず、再度その初期化を行なったりし、製
造工程での作業効率を下げていた。

この発明は上記問題点に鑑みなされたものであり、その
目的は電源の投入を自動的に識別し、その電源投入後の
メモリ初期化を行なうことができるようにしたメモリ装
置を提供することにある。

Ｃ１１ｌ１題を解決するための手段］ 上記目的を達成するために、この発明は、コンピュータ
のアドレスバスおよびデータバスに接続され、そのコン
ピュータの指示によりデータの読み出し、書き込みが行
われるメモリ装置において、そのコンピュータの電源投
入時に発生されるリセット信号にてセットされるフリッ
プ・フロップ回路と、このフリップ・フロップ回路のセ
ラ１〜にて上記コンピュータから出力され乞チップセレ
クト信号を禁止するゲート回路とを備え、上記フリップ
・フロップ回路のセットにより上記メモリ装置の正しい
書き込みが行なえないようにし、上記電源投入の識別を
可能とすると共に、上記フリップ・フロップ回路をリセ
ットし、そのメモリ装置の初期化を可能としたものであ
る。

［作　　用］ 上記構成としたので、電源投入に際して１発生されるリ
セット信号により、フリップ・フロップ回路がセットさ
れる。すると、ゲート回路は禁止ゲートとされ、上記メ
モリ装置のチップセレクトが行なわれない。すなわち、
ＣＰＵによりメモリ装置の正しい書き込みが行なえない
ので、電源投入を識別することが可能となる。この電源
投入を識別した後、ＣＰＵにてそのフリップ・フロップ
回路がリセットされ、そのメモリ装置の初期化が可能と
される。このように、電源が投入されると、電源投入を
識別し、この識別後にメモリ装置は自動的に初期化され
る。

［実　施　例］ 以下、この発明の実施例を図面に基づいて説明する。

第１図において、メモリ部１のメモリセル１ａにはアド
レスバッファ部２を介してコンピュータのアドレスバス
３が接続される。また、このメモリセル１ａには双方向
性バッファ部１ｂを介してデータバス４が接続される。

一方、上記コンピュータの電源投入にてそのコンピュー
タから出力されるメモリの書き込み（Ｗ百）信号および
読み出しくδ下）信号が入力回路５に入力される。また
、そのコンピュータから出力されるチップセレクト（ｉ
）信号は電源投入識別部６に入力される。電源投入識別
部６には上記電源投入時に得られるリセット信号にてセ
ットされるフリップ・フロップ回路６ａと、このフリッ
プ・フロップ回路６ａのセットにてそのテコ信号のゲー
トを閉じる負論理のオア回路６ｂとが設けられている。

このオア回路６ｂを経たｄ】信号が入力回路５に入力さ
れ、上記Ｗ１信号および６１信号とにより、メモリセル
１ａの読み出し信号、書き込み信号とされる。さらに、
コンピュータにてその６１信号のタイミングで、メモリ
セル１ａに書き込みあるいはその読み出しができない場
合、上記フリップ・フロップ回路６ａをリセットするク
リア信号が出力される。

なお、上記双方向性バッファ部２ｂには従来同様にデー
タバス４のビット数に応じたバッファ回路１ｂ□が設け
られている。

次に、上記構成のメモリ装置の動作を第２図のタイムチ
ャートに基づいて説明する。

まず、コンピュータの電源が投入されると、電源電圧Ｖ
ｃｃが立上り、リセット信号、クロック信号が発生され
る（第２図（ａ）、（ｂ）参照）。そして、そのリセッ
ト信号がＨレベルになった後、コンピュータにてメモリ
セル１ａのアクセス、つまりＣ百信号、Ｗ１信号、６茗
信号等が出力されたものとする。

このとき、上記リセット信号のＬレベルにてフリップ・
フロップ回路６ａがセットされ、オア回路（ゲート回路
）６ｂは禁止ゲートとされるため、入力回路５には６１
信号が入力されず、その入力回路５からはメモリセル１
ａの書き込み、読み出し信号が出力されない。すると、
メモリセル１ａの正しい読み出し、書き込みが実行され
ず、同図（ｃ）に示されているように、コンピュータに
て上記電源の投入が判断され、所定パルス幅のクリア信
号（Ｌレベル信号）が発生される。そのクリア信号にて
上記フリップ・フロップ回路６ａがリセットされ、オア
回路６ｂのゲートが開かれるため、入力回路５には上記
ｄ】信号が入力される。このＵＩ倍信号ＷＥ倍信号によ
り、上記メモリセル１ａの書き込みが行なわれ、またそ
ので】信号とｂ百信号とにより、そのメモリセル１ａの
書き込みが行なわれるようになる。

このように、上記メモリ装置にあっては、電源投入に際
し、そのメモリセル１ａの正しい書き込み、読み出しを
できないようにし、コンピュータ側からのクリア信号に
てその解除が行なえるようにしている。そのため、コン
ピュータ側にてその正しい書き込み、読み出しができな
いことで、電源が投入されたことを識別することができ
、その電源投入を確認した上でクリア信号を発生し、メ
モリセル１ａの初期化を実行することができる。

［発明の効果］ 以上説明したように、この発明のメモリ装置によれば、
電源投入時に発生されるリセット信号にてセットされる
フリップ・プロップ回路と、このセットにてコンピュー
タからのチップセレクト信号を禁止する負論理のオア回
路とを設け、そのフリップ・フロップ回路がセットされ
たときには、上記メモリ装置の正しい書き込みができな
いようにしたので、その正しい書き込みが行なえないこ
とで、コンピュータにて電源が投入されたことを識別す
ることができる。また、そのコンピュータにて電源投入
の識別を行なった後、フリップ・フロップ回路をリセッ
トするクリア信号を発生するようにしたので、上記オア
回路のゲートが開かれ、メモリの正しい書き込み、読み
出しができるようになり、そのメモリの初期化ができる
ようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すメモリ装置の概略的
回路ブロック図、第２図は上記メモリ装置の動作を説明
するタイムチャート図である。 図中、１はメモリ部、１ａはメモリセル、１ｂは双方向
性バッファ回路、２はアドレスバッファ部、３はアドレ
スバス、４はデータバス、５は入力回路、６は電源投入
識別回路、６ａはフリップ・フロップ回路、６ｂはオア
回路（ゲート回路）である。 特許出願人　株式会社富士通ゼネラル 代理人　弁理士　　大　原　　拓　也

Claims (1)

【特許請求の範囲】
1. （１）コンピュータのアドレスバスおよびデータバスに
   接続され、そのコンピュータの指示によりデータの読み
   出し、書き込みが行われるメモリ装置において、 そのコンピュータの電源投入時に発生されるリセット信
   号にてセットされるフリップ・フロップ回路と、 このフリップ・フロップ回路のセットにて前記コンピュ
   ータから出力されるチップセレクト信号を禁止するゲー
   ト回路とを備え、 前記フリップ・フロップ回路のセットにより、前記メモ
   リの書き込みを禁止し、前記電源投入の識別を可能とす
   ると共に、前記フリップ・フロップ回路を所定時間後に
   リセットし、初期化を可能とするようにしたことを特徴
   とするメモリ装置。