JPH0140433B2 - - Google Patents
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- Publication number
- JPH0140433B2 JPH0140433B2 JP58210087A JP21008783A JPH0140433B2 JP H0140433 B2 JPH0140433 B2 JP H0140433B2 JP 58210087 A JP58210087 A JP 58210087A JP 21008783 A JP21008783 A JP 21008783A JP H0140433 B2 JPH0140433 B2 JP H0140433B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- write
- signal
- random access
- access memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ランダム・アクセスメモリ
（RAM）のリード・ライト制御装置に係り、特
にデータ保持モードを有するシステムに使用され
るデータ書き込み制御装置に関する。
（RAM）のリード・ライト制御装置に係り、特
にデータ保持モードを有するシステムに使用され
るデータ書き込み制御装置に関する。
一般にRAMのリード・ライト装置におけるラ
イト（書き込み）制御は第１図に示すようなタイ
ミングで行なわれている。先ず、時刻t0でアドレ
スバス上のアドレスデータがラツチされ、次に時
刻t1でRAMチツプのチツプセレクト信号がロ
ウレベルになり、次に時刻t2でライトイネーブル
信号がロウレベルになり、時刻t3で信号
がハイレベルになつたときのデータバス上のデー
タが書き込まれる。即ち、信号および信号
がそれぞれロウレベル状態のときにアドレスバス
上に確定しているアドレスデータにより指定され
るアドレスのRAMセルへ、上記信号がロウ
レベルからハイレベルへ移行するまでにデータバ
ス上に確定しているデータが書き込まれるもので
ある。上記ライトイネーブル信号のパルス幅
twは、RAMおよびリード・ライト制御装置が使
用されるシステムの動作周波数により決定される
ものであり、この動作周波数が小さくなるにした
がつて上記パルス幅tw（書き込み時間）が長くな
る。
イト（書き込み）制御は第１図に示すようなタイ
ミングで行なわれている。先ず、時刻t0でアドレ
スバス上のアドレスデータがラツチされ、次に時
刻t1でRAMチツプのチツプセレクト信号がロ
ウレベルになり、次に時刻t2でライトイネーブル
信号がロウレベルになり、時刻t3で信号
がハイレベルになつたときのデータバス上のデー
タが書き込まれる。即ち、信号および信号
がそれぞれロウレベル状態のときにアドレスバス
上に確定しているアドレスデータにより指定され
るアドレスのRAMセルへ、上記信号がロウ
レベルからハイレベルへ移行するまでにデータバ
ス上に確定しているデータが書き込まれるもので
ある。上記ライトイネーブル信号のパルス幅
twは、RAMおよびリード・ライト制御装置が使
用されるシステムの動作周波数により決定される
ものであり、この動作周波数が小さくなるにした
がつて上記パルス幅tw（書き込み時間）が長くな
る。
ところで、動作電源がオフになつたときとか電
源電圧が規定値以下に低下したときなどに、その
直前のデータを保持する動作モード（データ保持
モード）を有するシステムにおいては、前記ライ
トイネーブル信号のロウレベルのときにデー
タ保持モードに入る場合が有り得る。この場合、
WE信号によりRAMセルの書き込みゲートが開
いているので、データ保持モードに入つたときの
データバス上の信頼性が低く、保持すべきでない
データを間違つて書き込んで保持するようにな
る。この場合、前述したようにシステムの動作周
波数が小さくなつて信号のパルス幅twが長く
なるにつれて、この信号のロウレベルのとに
データ保持モードに入る確率が大きくなり、間違
つたデータを書き込み保持するおそれが強くな
る。
源電圧が規定値以下に低下したときなどに、その
直前のデータを保持する動作モード（データ保持
モード）を有するシステムにおいては、前記ライ
トイネーブル信号のロウレベルのときにデー
タ保持モードに入る場合が有り得る。この場合、
WE信号によりRAMセルの書き込みゲートが開
いているので、データ保持モードに入つたときの
データバス上の信頼性が低く、保持すべきでない
データを間違つて書き込んで保持するようにな
る。この場合、前述したようにシステムの動作周
波数が小さくなつて信号のパルス幅twが長く
なるにつれて、この信号のロウレベルのとに
データ保持モードに入る確率が大きくなり、間違
つたデータを書き込み保持するおそれが強くな
る。
本発明は上記の事情に鑑みてなされたもので、
データ保持モードに入つたときに間違たデータを
書き込み保持するおそれを極力防止でき、正しい
データの保持が可能なランダムアクセスメモリの
データ書き込み制御装置を提供するものである。
データ保持モードに入つたときに間違たデータを
書き込み保持するおそれを極力防止でき、正しい
データの保持が可能なランダムアクセスメモリの
データ書き込み制御装置を提供するものである。
即ち、本発明のRAMのデータ書き込み制御装
置は、RAMのデータ書き込みに必要かつ充分な
パルス幅を有するライトイネーブル信号を生成
し、この信号の前縁でライトデータをラツチし、
このラツチデータを書き込むようにしてなること
を特徴とするものである。
置は、RAMのデータ書き込みに必要かつ充分な
パルス幅を有するライトイネーブル信号を生成
し、この信号の前縁でライトデータをラツチし、
このラツチデータを書き込むようにしてなること
を特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第２図に示すマイクロコンピユータにおいて、
１はCPU（中央処理装置）であつて、共通バス２
にアドレスデータおよびライトデータを送り出
し、上記共通バス２からリードデータを取り込
み、リード制御線３にリード信号を送り出
し、ライト制御線４にライト信号を送り出す
ものであり、これらの各動作を所定のタイミング
で行なう。アドレスラツチ回路５は、上記共通バ
ス２に接続されたアドレスバス６上のアドレスデ
ータを所定のタイミングでラツチする。リードオ
ンリメモリ（ROM）７は、上記アドレスラツチ
回路５からアドレスバス８を経て与えられるアド
レスデータにより指定されたアドレスのデータ
が、前記共通バス２に接続されたデータバス９に
読み出される。データラツチ回路１０は、共通バ
ス２上のライトデータを前記ライト制御部線４か
らのライト信号によりラツチする。第１のバ
ツフア回路１１は、上記データラツチ回路１０の
ラツチデータ（ライトデータ）が入力し、後述す
るライトイネーブル信号′が出力イネーブル
入力端に入力したときに上記ライトデータを
データバス１２に出力する。
１はCPU（中央処理装置）であつて、共通バス２
にアドレスデータおよびライトデータを送り出
し、上記共通バス２からリードデータを取り込
み、リード制御線３にリード信号を送り出
し、ライト制御線４にライト信号を送り出す
ものであり、これらの各動作を所定のタイミング
で行なう。アドレスラツチ回路５は、上記共通バ
ス２に接続されたアドレスバス６上のアドレスデ
ータを所定のタイミングでラツチする。リードオ
ンリメモリ（ROM）７は、上記アドレスラツチ
回路５からアドレスバス８を経て与えられるアド
レスデータにより指定されたアドレスのデータ
が、前記共通バス２に接続されたデータバス９に
読み出される。データラツチ回路１０は、共通バ
ス２上のライトデータを前記ライト制御部線４か
らのライト信号によりラツチする。第１のバ
ツフア回路１１は、上記データラツチ回路１０の
ラツチデータ（ライトデータ）が入力し、後述す
るライトイネーブル信号′が出力イネーブル
入力端に入力したときに上記ライトデータを
データバス１２に出力する。
一方、ライトイネーブル信号発生回路としてた
とえば単安定マルチバイブレータ１３が、用いら
れており、これは前記ライト信号が入力する
とその後縁に同期した所定幅tw′のライトイネー
ブル信号′を発生する。１４は上記ライトイ
ネーブル信号′および前記リード信号が入
力する２入力のオアゲートであり、そのオア出力
はチツプセレクト信号′としてRAM１５のチ
ツプイネーブル入力端に入力する。このRAM
１５は、前記アドレスラツチ回路５からアドレス
データがデータバス１６を経て与えられ、リー
ド・ライト制御入力端Ｒ／Ｗに前記ライトイネー
ブル信号′が与えられ、データ入出力端がデ
ータバス１２を介して前記第１のバツフア回路１
１の出力側および第２のバツフア回路１７の入力
側に接続されている。この第２のバツフア回路１
７は、上記RAM１５から読み出されたデータバ
ス１２上のリードデータを、前記リード信号
が出力イネーブル入力端に入力したときに前
記共通バス２に接続されたデータバス１８に出力
する。
とえば単安定マルチバイブレータ１３が、用いら
れており、これは前記ライト信号が入力する
とその後縁に同期した所定幅tw′のライトイネー
ブル信号′を発生する。１４は上記ライトイ
ネーブル信号′および前記リード信号が入
力する２入力のオアゲートであり、そのオア出力
はチツプセレクト信号′としてRAM１５のチ
ツプイネーブル入力端に入力する。このRAM
１５は、前記アドレスラツチ回路５からアドレス
データがデータバス１６を経て与えられ、リー
ド・ライト制御入力端Ｒ／Ｗに前記ライトイネー
ブル信号′が与えられ、データ入出力端がデ
ータバス１２を介して前記第１のバツフア回路１
１の出力側および第２のバツフア回路１７の入力
側に接続されている。この第２のバツフア回路１
７は、上記RAM１５から読み出されたデータバ
ス１２上のリードデータを、前記リード信号
が出力イネーブル入力端に入力したときに前
記共通バス２に接続されたデータバス１８に出力
する。
次に、上記構成のマイクロコンピユータにおけ
るRAMのライトモード、リードモードの各動作
について第３図および第４図を参照して説明す
る。
るRAMのライトモード、リードモードの各動作
について第３図および第４図を参照して説明す
る。
第３図はRAMへの書き込み動作におけるデー
タ、信号のタイミングを示している。先ず、時刻
t0でアドレスデータが決定されたのちアドレスラ
ツチ回路５にラツチされてRAM１５に与えられ
る。次に、時刻t1でライト信号が発生し、そ
の後縁（時刻t2）で共通バス２上のライトデータ
がデータラツチ回路１０にラツチされる。また、
上記ライト信号の後縁に同期して単安定マル
チバイブレータ１３でライトイネーブル信号
WE′が発生し、この′信号はRAM１５の書き
込み制御入力となる。この場合、上記′信号
のパルス幅tw′は、RAM１５へのデータ書き込
みに必要かつ充分な値に設定されており、前記ラ
イト信号（従来例のライトイネーブル信号に
相当する）のパルス幅twに比べて小さい。そし
て、上記′信号の前縁で、第１のバツフア回
路１１から前記データラツチ回路１０のラツチデ
ータ（ライトデータ）がデータバス１２に出力す
る。また、上記′信号はオアゲート１４を経
てチツプセレクト信号′となつてRAM１５の
チツプイネーブル制御入力となる。したがつて、
ライトイネーブル信号′の後縁（時刻t3）で
RAM１５へのライトデータの書き込み動作が終
了する。
タ、信号のタイミングを示している。先ず、時刻
t0でアドレスデータが決定されたのちアドレスラ
ツチ回路５にラツチされてRAM１５に与えられ
る。次に、時刻t1でライト信号が発生し、そ
の後縁（時刻t2）で共通バス２上のライトデータ
がデータラツチ回路１０にラツチされる。また、
上記ライト信号の後縁に同期して単安定マル
チバイブレータ１３でライトイネーブル信号
WE′が発生し、この′信号はRAM１５の書き
込み制御入力となる。この場合、上記′信号
のパルス幅tw′は、RAM１５へのデータ書き込
みに必要かつ充分な値に設定されており、前記ラ
イト信号（従来例のライトイネーブル信号に
相当する）のパルス幅twに比べて小さい。そし
て、上記′信号の前縁で、第１のバツフア回
路１１から前記データラツチ回路１０のラツチデ
ータ（ライトデータ）がデータバス１２に出力す
る。また、上記′信号はオアゲート１４を経
てチツプセレクト信号′となつてRAM１５の
チツプイネーブル制御入力となる。したがつて、
ライトイネーブル信号′の後縁（時刻t3）で
RAM１５へのライトデータの書き込み動作が終
了する。
第４図はRAMのデータ読み出し動作における
データ、信号のタイミングを示している。先ず、
時刻t0でアドレスデータが決定されたのちアドレ
スラツチ回路５にラツチされる。次に、時刻t1で
リード信号が発生し、この信号はオアゲ
ート１４を経てチツプセレクト信号′として
RAM１５のチツプイネーブル制御入力となる。
これによつて、RAM１５のこのときの指定アド
レスのデータがデータバス１２に読み出されたの
ち第２のバツフア回路１７を通じてデータバス１
８に出力される。
データ、信号のタイミングを示している。先ず、
時刻t0でアドレスデータが決定されたのちアドレ
スラツチ回路５にラツチされる。次に、時刻t1で
リード信号が発生し、この信号はオアゲ
ート１４を経てチツプセレクト信号′として
RAM１５のチツプイネーブル制御入力となる。
これによつて、RAM１５のこのときの指定アド
レスのデータがデータバス１２に読み出されたの
ち第２のバツフア回路１７を通じてデータバス１
８に出力される。
上述したようなRAMの書き込み制御によれ
ば、ライト信号の後縁に同期してRAMへの
データ書き込みに必要かつ充分な一定のパルス幅
tw′のライトイネーブル信号′を成し、この
WE′信号の前縁タイミングでラツチされたライ
トデータを書き込むようにしている。したがつ
て、マイクロコンピユータが前述したようなデー
タ保持モードを有する場合であつてその動作周波
数が低くてライト信号のパルス幅twが大きい
場合であつても、ライトイネーブル信号′の
パルス幅tw′を上記twより常に小さい一定値に設
定しておくことによつて、このパルス幅tw′の期
間（書き込み時間）中にデータ保持モードに入る
確率が低くなるので、間違つたデータを書き込み
保持するおそれが極力防止されるようになり、正
しいデータの保持が可能になる。
ば、ライト信号の後縁に同期してRAMへの
データ書き込みに必要かつ充分な一定のパルス幅
tw′のライトイネーブル信号′を成し、この
WE′信号の前縁タイミングでラツチされたライ
トデータを書き込むようにしている。したがつ
て、マイクロコンピユータが前述したようなデー
タ保持モードを有する場合であつてその動作周波
数が低くてライト信号のパルス幅twが大きい
場合であつても、ライトイネーブル信号′の
パルス幅tw′を上記twより常に小さい一定値に設
定しておくことによつて、このパルス幅tw′の期
間（書き込み時間）中にデータ保持モードに入る
確率が低くなるので、間違つたデータを書き込み
保持するおそれが極力防止されるようになり、正
しいデータの保持が可能になる。
なお、本発明はワンチツプマイクロコンピユー
タのRAMに対しても適用可能である。
タのRAMに対しても適用可能である。
上述したように本発明のランダムアクセスメモ
リのデータ書き込み制御装置によれば、データ保
持モードに入つたときに間違つたデータを書き込
み保持するおそれを極力防止でき、正しいデータ
の保持が可能になる。
リのデータ書き込み制御装置によれば、データ保
持モードに入つたときに間違つたデータを書き込
み保持するおそれを極力防止でき、正しいデータ
の保持が可能になる。
第１図は従来のRAMのライトモードにおける
動作タイミングを示す図、第２図は本発明に係る
RAMのデータ書き込み制御装置の一実施例を示
す構成説明図、第３図および第４図はそれぞれ第
２図の装置のライトモード、リードモードにおけ
るそれぞれの動作タイミングを示す図である。 １……CPU、１０……データラツチ回路、１
２……バツフア回路、１３……単安定マルチバイ
ブレータ。
動作タイミングを示す図、第２図は本発明に係る
RAMのデータ書き込み制御装置の一実施例を示
す構成説明図、第３図および第４図はそれぞれ第
２図の装置のライトモード、リードモードにおけ
るそれぞれの動作タイミングを示す図である。 １……CPU、１０……データラツチ回路、１
２……バツフア回路、１３……単安定マルチバイ
ブレータ。
Claims (1)
- １ データ保持モードをもつたランダムアクセス
メモリのデータ書き込み制御装置において、ラン
ダムアクセスメモリに与えるためのアドレスデー
タおよびライトデータを送り出すと共に上記ラン
ダムアクセスメモリのライトモードに際してライ
ト信号を送り出す制御手段と、この制御手段
から送り出されたライト信号の後縁で前記ラ
イトデータをラツチするデータラツチ回路と、前
記制御手段から送り出されたライト信号の後
縁に同期して前記ランダムアクセスメモリへのデ
ータ書き込み動作に必要かつ充分な一定のパルス
幅tw′を有するライトイネーブル信号′を発生
して前記ランダムアクセスメモリのライト制御入
力として与えるライトイネーブル信号発生回路
と、上記ライトイネーブル信号′により前記
データラツチ回路のラツチデータを前記ランダム
アクセスメモリのライトデータ入力として与える
バツフア回路とを具備し、前記ライトイネーブル
信号により、書き込み中にデータ保持モードに入
る確率を少くする構成としたことを特徴とするラ
ンダムアクセスメモリのデータ書き込み制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210087A JPS60103576A (ja) | 1983-11-09 | 1983-11-09 | ランダムアクセスメモリのデ−タ書き込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210087A JPS60103576A (ja) | 1983-11-09 | 1983-11-09 | ランダムアクセスメモリのデ−タ書き込み制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103576A JPS60103576A (ja) | 1985-06-07 |
| JPH0140433B2 true JPH0140433B2 (ja) | 1989-08-29 |
Family
ID=16583599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58210087A Granted JPS60103576A (ja) | 1983-11-09 | 1983-11-09 | ランダムアクセスメモリのデ−タ書き込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103576A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061285A (en) * | 1999-11-10 | 2000-05-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of executing earlier command operation in test mode |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538603A (en) * | 1978-09-04 | 1980-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS58122687A (ja) * | 1982-01-14 | 1983-07-21 | Nec Corp | 半導体記憶装置 |
-
1983
- 1983-11-09 JP JP58210087A patent/JPS60103576A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60103576A (ja) | 1985-06-07 |
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