JPH01292561A - テストアンドセット方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 、［発明の目的］ （産業上の利用分野） 本発明はマルチプロセッサ方式の情報処理システムに於
ける共通記憶領域の排他制御に用いられるテストアンド
セット方式に関する。

（従来の技術） 従来、マルチプロセッサシステムにおいて、複数のプロ
セッサが共通の主記憶領域を使用する場合、成るプロセ
ッサが一定領域を使用中に、他のプロセッサにより同一
領域が破壊されてしまう不都合を回避する手段としてテ
ストアンドセット方式が用いられる。

即ちこのテストアンドセット方式は、主記憶上の共通領
域それぞれについて、その領域が使用中か否かを示すＴ
ＡＳフラグを主記憶上の所定番地に設けておき、ＴＡＳ
フラグがリセットされている場合のみ、対応する共通領
域の使用を開始することができる。この際、使用開始に
先立ってＴＡＳフラグをセットし、共通領域の使用終了
後、リセットする。ここで、ＴＡＳフラグがリセットさ
れていることを確認してからＴＡＳフラグをセットする
までの間に、他のプロセッサによる同一フラグのアクセ
スが入ることを防ぐために、ＴＡＳフラグの読出しとセ
ットとが同時に行なえるテストアンドセット命令が用い
られる。使用したい領域のＴＡＳフラグが既に他のプロ
セッサによりセットされていた場合には、テストアンド
セット命令を出しながら、ＴＡＳフラグが、使用中のプ
ロセッサによりリセットされるのを待つことになる。

（発明が解決しようとする課題） 上記したテストアンドセット方式に於いては、あるプロ
セッサがＴＡＳフラグをセットしたまま故障した場合、
このＴＡＳフラグはいつまでもリセットされず、従って
他のプロセッサは対応する領域を使用することができず
、いつまでも待たされるという不都合が生じていた。

本発明は上記実情に鑑みなされたもので、テストアンド
セット方式により主記憶共通領域の排他制御を行なうマ
ルチプロセッサシステムに於いて、あるプロセッサの障
害により、ある領域のロックが解除されなくなった場合
でも、他の正常なプロセッサがその領域を使用できるよ
うにしたテストアンドセット方式を提供することを目的
とする。

［発明の構成］ （課題を解決するための手段） 本発明のテストアンドセット方式は、バス接続された複
数のプロセッサ、診断用プロセッサ、主記憶制御ユニッ
ト、及び主記憶の各要素に次のような機能を持つ。

即ち、診断用プロセッサは、各プロセッサを診断し、故
障を検出し、その結果を主記憶制御ユニット内の障害レ
ジスタへ書込む。

又、主記憶制御ユニットは、任意のプロセッサからテス
トアンドセット要求を受けるど、主記憶よりＴＡＳフラ
グを読出し、同フラグがセットされているか否かをチエ
ツクする。この際、障害レジスタに故障が記録されてい
るプロセッサがフラグをセットしている場合には、同フ
ラグがセットされていないものと見做し、要求元プロセ
ッサにその旨を応答する。又、上記フラグチエツクの結
果、フラグがセットされていないと判定された場合は、
要求元プロセッサに対応するビットをセラトしたＴＡＳ
フラグを生成し、これにより主記憶内フラグを更新する
。

このような機能をもつ構成としたことにより、あるプロ
セッサ（第１のプロセッサと称す）がＴＡＳフラグをセ
ットしたまま故障した場合に、診断用プロセッサがこれ
を検出し、同検出した故障情報を障害レジスタへ書込ん
でおけば、その後、第２のプロセッサが同じＴＡＳフラ
グに対しテストアンドセット要求を出した際、第２のプ
ロセッサは、主記憶制御ユニットからの応答により、対
応する領域が他のプロセッサにより使用されていないと
判断し、又、主記憶内のＴＡＳフラグには、第２のプロ
セッサに対応するＴＡＳフラグが書込まれ、第２のプロ
セッサによる対応領域の使用が開始できる。

（作用） あるプロセッサが、ある共通領域のＴＡＳフラグをロッ
クしたまま故障し、その後、他のプロセッサが同じ共通
領域を使用する場合に、診断用プロセッサが第１のプロ
セッサの故障を検出し、障害レジスタに書込んだ後であ
れば、第２のプロセッサは当該共通領域を使用すること
ができ、いつまでも待ち続けるという不都合が解消され
る。

（実施例） 以下図面を参照して本発明の一実施例を説明する。

第１図は本発明の一実施例を説明するためのマルチプレ
クサシステムの構成例を示すブロック図である。

第１図に於いて、ｌｏは主記憶制御ユニットであり、バ
スを介して送られてくる要求に従って主記憶２０を制御
する。２０は主記憶であり、各プロセッサにより共用さ
れ、主記憶制御ユニット１ｏにより制御される。３０は
診断用プロセッサであり、バスを介して各プロセッサを
診断し、障害を検出する。

４０、４１はそれぞれデータ処理用のプロセッサ（ＰＧ
、ＰＬ、・・・）であり、主記憶２ｏ内のプログラムに
従い各種の処理を実行する。

第２図は上記主記憶制御ユニッ）１０内の本発明に係る
構成部分を示すブロック図である。

図中、２００はデコーダ（ＤＥＣ）であり、バス上の制
御信号より要求元を識別し、対応するビットをセットし
たＴＡＳフラグを生成する。２１０は上記デコーダ２０
０で生成されたＴＡＳフラグを保持するレジスタ（ＲＥ
　Ｇ）である。２２０は書込要求において、要求ととも
にバスを介して送られてくる書込みデータを保持するレ
ジスタである。

２３０は診断用プロセッサ３０より障害情報書込要求と
ともにバスを介して送られてくる障害情報を保持するレ
ジスタである。２４０はメモリへの書込データとして、
書込要求の場合はレジスタ２２０の内容（書込みデータ
）、テストアンドセット要求の場合は信号ａが、ａ＝０
ならばレジスタ２１０の内容（デコーダ２００で生成し
たＴＡＳフラグ）。

ａ＝１ならばレジスタ２５０の内容（主記憶２ｏより読
出したＴＡＳフラグ）を選択するセレクタ（Ｓ　Ｅ　Ｌ
）である。２５０は続出要求、又は、テストアンドセッ
ト要求において、メモリ（主記憶２０）より読出された
データあるいはＴＡＳフラグを保持するレジスタである
。２６０はＴＡＳフラグ検査／ＴＡＳ要求等に対する応
答データ生成を行なうテスト回路（Ｔ　Ｅ　Ｓ　Ｔ）で
あり、その詳細は第４図を参照して後述する。ａはテス
トアンドセット要求において、テスト回路２８０でＴＡ
Ｓフラグを調べた結果、使用中（ロック中）であったこ
とを示す信号であり、セレクタ２４０の選択制御信号と
なる。

第３図（Ａ）はＴＡＳフラグのフォーマット、同図（Ｂ
）は障害情報のフォーマットを示す図である。

図中、３００はＴＡＳフラグであり、このフラグに対応
する主記憶共通領域が使用中であるが否かを示すもので
、主記憶内所定番地に格納されている。上記ＴＡＳフラ
グ３００に於いて、３０１はプロセッサ（ＰＧ）４０用
のＴＡＳビットであり、このフラグに対応する主記憶共
通領域が、プロセッサ（ＰＯ）４０により使用（ロック
）されているときセットされる。３０２はプロセッサ（
ＰＩ）４１用のＴＡＳビットであり、このフラグに対応
する主記憶共通領域がプロセッサ（ＰＬ）４１によす使
用−９〜 （ロック）されているときセットされる。

又、３１０は障害情報であり、各プロセッサが正常に動
作しているか否かを示す。同障害情報３１０は診断用プ
ロセッサ３０により生成され、主記憶制御ユニット１０
内のレジスタ２３０に保持される。

上記障害情報３１０に於いて、３１１はプロセッサ（Ｐ
Ｏ）４０用の動作ビットであり、プロセッサ（ＰＯ）４
０が正常に動作していればセットされており、故障して
いれば、又は存在しなければリセットされる。３１２は
プロセッサ（ＰＬ）４１用の動作ビットであり、プロセ
ッサ（ＰＬ）４１が正常に動作していればセットされて
おり、故障していれば、又は存在しなければリセットさ
れる。

第４図は上記主記憶制御ユニット１０内のテスト回路２
６０の構成を示す図である。

図中、４０１　、４０２　、・・・４０３はレジスタ２
３０の各ビットに対応して設けられたｎ個のＯＲ（論理
和）ゲートであり、このうち、ＯＲゲート４（１１は、
テストアンドセット要求のとき“０”、それ以外のとき
“１”となる信号すと、レジスタ２３０の第１ビット（
ｂｉｔｅ）との論理和を出力することにより、テストア
ンドセット要求に於いてはレジスタ２３０の内容を、そ
れ以外では“１′をゲート４１１に供給する。ＯＲゲー
ト４０２は、レジスタ２３０の第２ビツト（ｂｉｔｌ）
と上記信号すの論理和を出力することにより、テストア
ンドセット要求に於いてはレジスタ２３０の内容を、そ
れ以外では“１”をゲート４１２に供給する。ＯＲゲー
ト４０３は、レジスタ２３０の第ｎビット（ｂｉｔｎ−
１）と上記信号すの論理和を出力することにより、テス
トアンドセット要求に於いてはレジスタ２３０の内容を
、それ以外では“１”をゲート４１３に供給する。４１
１　、４１２　。

・・・４１３はレジスタ２５０の各ビットに対応して設
けられたｎ個のＡＮＤ　（論理積）ゲートであり、この
うち、ＡＮＤゲート４１１は、レジスタ２５０の第１ビ
ツトとゲート４０１の出力の論理積をバスへの応答デー
タ（第１ビツト）として出力する。

ＡＮＤゲート４１２は、レジスタ２５０の第２ビツトと
ゲート４０２の出力の論理積をバスへの応答データ（第
２ビツト）として出力する。ＡＮＤゲーデ４１３は、レ
ジスタ２５０の第ｎビットとゲート４０３の出力の論理
積をバスへの応答データ（第ｎビット）として出力する
。４２０はＯＲヶ′−トであり、ゲート４１１　、４１
２　、・・・４１３の出力（ｎ本）の論理和を信号ａと
して、上記第２図に示すセレレクタ２４０へ出力する。

ここで上記第１図乃至第４図を参照して本発明の一実施
例に於ける動作を説明する。

ここでは、プロセッサ（ＰＯ）４０がテストアンドセッ
ト要求を出した場合の動作を説明する。

プロセッサ（ＰＯ）４０より、バスを介して主記憶制御
ユニット１０ヘテストアンドセ・ソト要求が、ＴＡＳフ
ラグのアドレスとともに送られる。

主記憶制御ユニット１０は、これを受けると、デコーダ
２００により、プロセッサ（ＰＯ）４０用のＴＡＳビッ
ト３０１のみセットしたＴＡＳフラグ（ここでは３００
ｊとする）を生成し、同ＴＡＳフラグ３００ｊをレジス
タ２１０に格納するとともに、主記憶２０よりＴＡＳフ
ラグ（ここでは３００１とする）を読出し、同ＴＡＳフ
ラグ３００１をレジスタ２５０へ格納する（この際のア
ドレスの経路は特に図示しない）。

この際、テスト回路２６０に於いて、信号すは“０“と
なっているため、ゲート４０１　、４０２　。

・・・４０３７５＝らはレジスタ２３０の内容′（障害
情報）がそのまま出力され、ゲート４１１　、４１２　
、・・・４１３に於いて、レジスタ２５０に格納された
ＴＡＳフラグ３００１と、レジスタ２３０に格納された
障害情報３１０との論理積信号が生成され、応答データ
としてバスを介してプロセッサ（ＰＯ）４０へ送られる
とともに、ゲート４２０に於いて、ゲート４１１　、４
１２　。

・・・４１３の各出力の論理和がとられ、同出力信号が
信号ａとしてセレクタ２４０に送られる。

セレクタ２４０は、上記信号ａが、ａ＝“０″ならば、
レジスタ２１０の内容（ＴＡＳフラグ３００ｊ）を選択
し、ａ−“１”ならば、レジスタ２５０の内容（ＴＡＳ
フラグ３００ｉ）を選択して、主記憶２０内のＴＡＳフ
ラグを更新する（ａ＝“１”の場合、読出したＴＡＳフ
ラグをそのまま書込むので変化しない）。

又、診断用プロセッサ３０が障害情報書込要求を出した
場合は、主記憶制御ユニット１０がバスを介して送られ
てくる障害情報書込要求及び障害情報を受は取り、障害
情報をレジスタ２３０へ格納する。

次に、プロセッサ（ＰＯ）４０が読出要求を出した場合
の動作を説明する。

この際は、プロセッサ（ＰＯ）４０より、バスを介して
主記憶制御ユニットｌＯへ続出要求が読出アドレスとと
もに送られる。

主記憶制御ユニット１０は、この読出要求及び続出アド
レスを受けると、主記憶２０より所要データを読出し、
レジスタ２５０へ格納する。

この際、テスト回路２６０に於いては、信号すが“１″
であるため、ゲート４０１　、４０２　、・・・４０３
からは“１”が出力される。従ってゲート４１１゜４１
２、・・・４１３からはレジスタ２５０の内容がそのま
ま出力され、応答データとしてバスを介しプロセッサ（
ＰＯ）４０へ送られる。

次に、プロセッサ（ＰＯ）４０が書込要求を出した場合
の動作を説明する。

この際は、プロセッサ（ＰＯ）４０より、バスを介して
主記憶制御ユニット１０へ、書込要求が書込アドレス及
び書込データとともに送られる。

主記憶制御ユニット１０はこれらの情報を受けると、書
込データをレジスタ２２０へ格納し、同レジスタ２２０
の出力をセレクタ２４０より選択して、主記憶２０内の
所定アドレスへ書込む。

上記したような処理により、あるプロセッサ、例えばプ
ロセッサ（ＰＯ）４０が、ある共通領域のＴＡＳフラグ
をロックしたまま故障し、その後、他のプロセッサ（Ｐ
ｌ、・・・）４１．・・・が同じ共通領域を使用する場
合に、診断用プロセッサ３０がプロセッサ（ＰＯ）４０
の故障を検出し、その障害情報を主記憶制御ユニット１
０内のレジスタ２３０に書込んだ後であれば、他のプロ
セッサ（Ｐｌ、・・・）４１゜・・・は当該共通領域を
使用することができ、いつまでも待ち続ける不都合が解
消されて円滑なメモリアクセス制御が継続される。

尚、上記実施例では、ＴＡＳフラグを第３図（Ａ）に示
すフォーマットとしているが、第５図に示すようなフォ
ーマットであってもよい。

この第５図に於いては、第３図（Ａ）に示すＴＡＳビッ
ト３０１　、３０２・・・に対応するのが５０２゜５０
３、・・・の各ビットであり、これらについての処理は
上記一実施例と全く同じである。上記一実施例と異なる
点は、テストアンドセット要求における要求元プロセッ
サへの応答及び主記憶内ＴＡＳフラグの更新にあたって
、全プロセッサ用ＴＡＳビット５０１に対応するビット
を付加しなければならない点である。要求元プロセッサ
への応答にあたっては、全プロセッサ用ＴＡＳビット５
０１に対応するビットを上記第４図に示すＯＲゲート４
２０の出力（−信号ａ）に一致させる。主記憶内ＴＡＳ
フラグの更新にあたっては、全プロセッサ用ＴＡＳビッ
ト５０１に対応するビットをセットする。

第５図は、本発明の他の実施例に於けるＴＡＳフラグの
フォーマットを示す図である。

第５図に於いて、５００はＴＡＳフラグであり、このフ
ラグに対応する主記憶共用領域が使用中で＝　　１６　
　＝ あるか否かを示すもので、主記憶内所定番地に格納され
ている。５０１は全プロセッサ用ＴＡＳビットであり、
このフラグに対応する主記憶共用領域が、プロセッサ（
ＰＯ，ＰＬ、・・・＞　４０．４１、・・・のうちのい
ずれかに使用（ロック）されているときセットされる。

５０２はプロセッサ（ＰＯ）４０用のＴＡＳビットであ
り、このフラグに対応する主記憶共用領域がプロセッサ
（ＰＯ）４０により使用（ロック）されているときセッ
トされる。５０３はプロセッサ（Ｐｉ）４１用のＴＡＳ
ビットであり、このフラグに対応する主記憶共用領域が
プロセッサ（Ｐｉ）４１により使用（ロック）されてい
るときセットされる。

このような第５図に示すＴＡＳフラグ構成に於いても上
記した一実施例と同様のテストアンドセット方式による
メモリアクセス制御機構が実現できる。

［発明の効果］ 以上詳記したように本発明のテストアンドセット方式に
よれば、バス接続された複数のプロセッサと、診断用プ
ロセッサと、主記憶制御ユニットと、前記主記憶制御ユ
ニットにより制御される主記憶とを含むマルチプロセッ
サシステムに於いて、上記診断用プロセッサには、各プ
ロセッサを診断し故障を検出する第１の手段と、同手段
により検出された故障情報を上記主記憶制御ユニット内
の第１のレジスタに格納する第２の手段とを有し、上記
主記憶制御ユニットには、任意のプロセッサよりテスト
アンドセット要求を受けた際、所定の形式に従い要求元
プロセッサに対応するビットをセットした第１のフラグ
を生成する第３の手段と、上記第１のフラグを上記主記
憶内の上記テストアンドセット要求で指定されたアドレ
スへ書込む第４の手段と、上記主記憶より読出された第
２のフラグの各ビットのうち上記第１のレジスタに故障
と記憶されているプロセッサに対応するビットをリセッ
トした第３のフラグを生成する第５の手段と、上記第３
のフラグによりセットされたビットが有るか否かを検出
する第６の手段と、上記第３のフラグをバスを介して要
求元プロセラサヘ送る第７の手段とを具備し、上記主記
憶制御ユニットがテストアンドセット要求を受けると、
応答データとして上記第７の手段にて上記第３のフラグ
を要求元プロセッサへ送出し、上記第６の手段に於いて
上記第３のフラグ内にセットされたビットが無いと判定
されたとき、上記第４の手段により上記第１のフラグを
上記主記憶へ書込み、上記第３のフラグ内にてセットさ
れたビットが有ると判定されたとき、上記第１のフラグ
の上記主記憶への書込みを実行しない処理手段をもつ構
成としたことにより、あるプロセッサの障害により、あ
る領域のロックが解除されなくなった場合でも、他の正
常なプロセッサがその領域を使用でき、円滑なメモリア
クセス制御動作が確保される。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するためのマルチプロ
セッサシステムの構成例を示すブロック図、第２図は上
記実施例に於ける主記憶制御ユニット１０の内部の構成
を示すブロック図、第３図（Ａ）は上記実施例に於ける
ＴＡＳフラグのフオ一マットを示す図、同図（Ｂ）は同
障害情報のフォーマットを示す図、第４図は上記実施例
に於ける主記憶制御ユニット内のテスト回路の構成を示
す図、第５図は、本発明の他の実施例に於けるＴＡＳフ
ラグのフォーマットを示す図である。 １０・・・主記憶制御ユニット、２０・・・主記憶（メ
モリ）、３０・・・診断用プロセッサ、４０．４１・・
・データ処理用のプロセッサ（ＰＬ、Ｐ２．・・・）、
２００・・・デコーダ（ＤＥ　Ｃ）　、２１０　、２２
０　、２３０　、２５０・・・レジスタ（ＲＥ　Ｇ）　
、２４０・・・セレクタ（ＳＥＬ）、２６０・・・テス
ト回路（ＴＥＳＴ）　、３００　、５００・・・ＴＡＳ
フラグ、３吋、　３（１２・・・ＴＡＳビット、２・・
・プロセッサ（ＰＬ）４１用のＴＡＳビット、３１０・
・・障害情報、ａｌｌ　＋’　３１２・・・動作ビット
、４０１　、４０２　、・・・４０３　、４２０・・・
ＯＲ（論理和）ゲート、４１１　、４１２　、・・・４
１３・・・ＡＮＤ　（論理積）ゲート。 出願人代理人　　弁理士　鈴江武彦 バスデータラインへ 第、４ 図

Claims (1)

【特許請求の範囲】
1. 　バス接続された複数のプロセッサと、診断用プロセッ
   サと、主記憶制御ユニットと、前記主記憶制御ユニット
   により制御される主記憶とを含むマルチプロセッサシス
   テムに於いて、上記診断用プロセッサには、各プロセッ
   サを診断し故障を検出する第１の手段と、同手段により
   検出された故障情報を上記主記憶制御ユニット内の第１
   のレジスタに格納する第２の手段とを有し、上記主記憶
   制御ユニットには、任意のプロセッサよりテストアンド
   セット要求を受けた際、所定の形式に従い要求元プロセ
   ッサに対応するビットをセットした第１のフラグを生成
   する第３の手段と、上記第１のフラグを上記主記憶内の
   上記テストアンドセット要求で指定されたアドレスへ書
   込む第４の手段と、上記主記憶より読出された第２のフ
   ラグの各ビットのうち上記第１のレジスタに故障と記憶
   されているプロセッサに対応するビットをリセットした
   第３のフラグを生成する第５の手段と、上記第３のフラ
   グによりセットされたビットが有るか否かを検出する第
   ６の手段と、上記第３のフラグをバスを介して要求元プ
   ロセッサへ送る第７の手段とを具備し、上記主記憶制御
   ユニットがテストアンドセット要求を受けると、応答デ
   ータとして上記第７の手段にて上記第３のフラグを要求
   元プロセッサへ送出し、上記第６の手段に於いて上記第
   ３のフラグ内にセットされたビットが無いと判定された
   とき、上記第４の手段により上記第１のフラグを上記主
   記憶へ書込み、上記第３のフラグ内にてセットされたビ
   ットが有ると判定されたとき、上記第１のフラグの上記
   主記憶への書込みを実行しない処理手段をもつテストア
   ンドセット方式。