JPS6042977B2 - 共通メモリ制御装置 - Google Patents
共通メモリ制御装置Info
- Publication number
- JPS6042977B2 JPS6042977B2 JP54164002A JP16400279A JPS6042977B2 JP S6042977 B2 JPS6042977 B2 JP S6042977B2 JP 54164002 A JP54164002 A JP 54164002A JP 16400279 A JP16400279 A JP 16400279A JP S6042977 B2 JPS6042977 B2 JP S6042977B2
- Authority
- JP
- Japan
- Prior art keywords
- common memory
- processor
- error
- parity check
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、共通メモリ制御装置に関する。
複数のプロセッサがそれぞれ個有のメモリを持つと共
に、上記複数のプロセッサで共通のメモリの共通メモリ
は、各プロセッサに共通データ（プログラムを含む）や
使用頻度の低いデータ（プログラムを含む）を記憶して
いる。上記共通メモリと複数のプロセッサとの間には共
通メモリ制御装置が設けられている。この共通メモリ制
御装置では、共通メモリとプロセッサとのインタフェー
スの切換え、及びアドレス、データの中継制御を行って
いる。 上記共通メモリ制御装置においては、プロセッ
サからの受信した共通メモリアドレスと書込みデータの
パリテイチェックを行い、パリテイエラー検出時には、
共通メモリヘの書込みを禁止し、アクセスしたプロセッ
サに対してパリテイエラー発生を送信していた。
に、上記複数のプロセッサで共通のメモリの共通メモリ
は、各プロセッサに共通データ（プログラムを含む）や
使用頻度の低いデータ（プログラムを含む）を記憶して
いる。上記共通メモリと複数のプロセッサとの間には共
通メモリ制御装置が設けられている。この共通メモリ制
御装置では、共通メモリとプロセッサとのインタフェー
スの切換え、及びアドレス、データの中継制御を行って
いる。 上記共通メモリ制御装置においては、プロセッ
サからの受信した共通メモリアドレスと書込みデータの
パリテイチェックを行い、パリテイエラー検出時には、
共通メモリヘの書込みを禁止し、アクセスしたプロセッ
サに対してパリテイエラー発生を送信していた。
一方、共通メモリからの読取りデータに対しては、共通
メモリ制御装置ではパリテイチェックを行わず、アクセ
スしたプロセッサ側でパリテイチェックを行つていた。
このため、パリテイエラー発生は、アクセスしたプロセ
ッサのみしかわからなかつた。従つて、共通メモリ制御
装置へのメモリバス等の固定障害によるパリテイエラー
発生の場合、アクセスしたプロセッサはプログラムの正
常な実行ができないのでエラー発生時、エラーの診断が
プログラムの実行によりできなかつた。エラー情報がパ
リテイエラー発生のみであるので自動診断はできず、固
定障害に伴う障害の仕分けは困難であつた。更に、エラ
ー発生時には、アクセスしたプロセッサの後続の共通メ
モリへのアクセスは許していたので、共通メモリの記憶
内容が破壊されたりしていた。従つて、１つのプロセッ
サの障害に対していわゆるフェイル・ソフトなシステム
の実現は困難であつた。本発明の目的は、自動診断の範
囲を広げフェイルソフトを可能にした共通メモリ制御装
置を提供するものである。
メモリ制御装置ではパリテイチェックを行わず、アクセ
スしたプロセッサ側でパリテイチェックを行つていた。
このため、パリテイエラー発生は、アクセスしたプロセ
ッサのみしかわからなかつた。従つて、共通メモリ制御
装置へのメモリバス等の固定障害によるパリテイエラー
発生の場合、アクセスしたプロセッサはプログラムの正
常な実行ができないのでエラー発生時、エラーの診断が
プログラムの実行によりできなかつた。エラー情報がパ
リテイエラー発生のみであるので自動診断はできず、固
定障害に伴う障害の仕分けは困難であつた。更に、エラ
ー発生時には、アクセスしたプロセッサの後続の共通メ
モリへのアクセスは許していたので、共通メモリの記憶
内容が破壊されたりしていた。従つて、１つのプロセッ
サの障害に対していわゆるフェイル・ソフトなシステム
の実現は困難であつた。本発明の目的は、自動診断の範
囲を広げフェイルソフトを可能にした共通メモリ制御装
置を提供するものである。
本発明の要旨は、共通メモリ制御装置内に、アドレス、
データのパリテイチェックを行う手段と、パリテイエラ
ー検出時にそのパリテイエラーを発生しプロセッサ名を
記憶させ、且つ対応プロセッサに送出させる手段とを設
け、且つ、パリテイエラー検出時にメモリアクセス禁止
をさせるようにしたものである。
データのパリテイチェックを行う手段と、パリテイエラ
ー検出時にそのパリテイエラーを発生しプロセッサ名を
記憶させ、且つ対応プロセッサに送出させる手段とを設
け、且つ、パリテイエラー検出時にメモリアクセス禁止
をさせるようにしたものである。
以下、図面により、本発明を詳述する。図は本発明のメ
モリ制御装置の実施例を示す図である。
モリ制御装置の実施例を示す図である。
プロセッサは全部で（Ｎ＋１）個存在するものとする。
＃０〜＃Ｎが各プロセッサに対応している。各プロセッ
サは共通メモリ制御装置へそれぞれ共通メモリアクセス
要求１の送出、プロセッサアドレス４の送出、書込みデ
ータ８の送出、エラー読取り信号１７の送出を行う。更
に、共通メモリ制御装置から各プロセッサへは、プロセ
ッサ読取りデータ１６の出力を行つている。共通メモリ
制御装置から共通メモリへは、アクセス禁止信号２４の
送出、メモリ書込みデータ１１の送出、メモリアドレス
７の送出を行う。共通メモリ制御装置は、公知のアクセ
ス要求優先選択回路２、メモリアクセス許可フリップ●
フロップ（ＦＦ）３、アドレス選択回路５、アドレスパ
リテイチェック回路６、書込みデータパリテイチェック
回路９、書込みデータ選択回路１０、メモリ読取りデー
タパリテイチェック回路１３、データ切換回路１牡デー
タ分配回路１５、エラー読取りデータ選択回路１８、エ
ラー用０Ｒゲート２１、エラー表示用ＦＦ２２、アクセ
ス禁止ゲート２３、読取りデータエラーゲート２０とよ
り成る。
＃０〜＃Ｎが各プロセッサに対応している。各プロセッ
サは共通メモリ制御装置へそれぞれ共通メモリアクセス
要求１の送出、プロセッサアドレス４の送出、書込みデ
ータ８の送出、エラー読取り信号１７の送出を行う。更
に、共通メモリ制御装置から各プロセッサへは、プロセ
ッサ読取りデータ１６の出力を行つている。共通メモリ
制御装置から共通メモリへは、アクセス禁止信号２４の
送出、メモリ書込みデータ１１の送出、メモリアドレス
７の送出を行う。共通メモリ制御装置は、公知のアクセ
ス要求優先選択回路２、メモリアクセス許可フリップ●
フロップ（ＦＦ）３、アドレス選択回路５、アドレスパ
リテイチェック回路６、書込みデータパリテイチェック
回路９、書込みデータ選択回路１０、メモリ読取りデー
タパリテイチェック回路１３、データ切換回路１牡デー
タ分配回路１５、エラー読取りデータ選択回路１８、エ
ラー用０Ｒゲート２１、エラー表示用ＦＦ２２、アクセ
ス禁止ゲート２３、読取りデータエラーゲート２０とよ
り成る。
共通メモリ制御装置から共通メモリへは、アクセス禁止
信号２４、メモリアドレス７、メモリ書込みデータ１１
の送出を行う。
信号２４、メモリアドレス７、メモリ書込みデータ１１
の送出を行う。
共通メモリから共通メモリ制御装置へは読取りデータ１
２の送出を行う。以上の構成で、アクセス要求選択回路
２は、複数のプロセッサからの複数のメモリアクセス要
求を受信し、その中の１つを優先的に選択する回路であ
る。
２の送出を行う。以上の構成で、アクセス要求選択回路
２は、複数のプロセッサからの複数のメモリアクセス要
求を受信し、その中の１つを優先的に選択する回路であ
る。
メモリアクセス許可ＦＦ３は、上記選択回路２で選択た
れたプロセッサの表示用ＦＦであり、その出力はアクセ
ス禁止ゲート２３へのゲート入力、読取りエラーゲート
２０のゲート入力、アドレス選択回路５の選択信号とな
る。アドレス選択回路５、書込みデータ選択回路１０は
それぞれアドレス、データの選択を行う回路である。以
下動作を説明する。各プロセッサからの共通メモリへの
要求１は優先選択回路２でその中の１つが選択され、対
応するＦＦ３の１つがセットされる。
れたプロセッサの表示用ＦＦであり、その出力はアクセ
ス禁止ゲート２３へのゲート入力、読取りエラーゲート
２０のゲート入力、アドレス選択回路５の選択信号とな
る。アドレス選択回路５、書込みデータ選択回路１０は
それぞれアドレス、データの選択を行う回路である。以
下動作を説明する。各プロセッサからの共通メモリへの
要求１は優先選択回路２でその中の１つが選択され、対
応するＦＦ３の１つがセットされる。
共通メモリへの書込みの場合は、上記セットされたＦＦ
に基づきアドレス選択回路５、書込みデータ選択回路１
０が選択されて対応するプロセッサのアドレス、デーー
タの選択を行う。このアドレス、データはパリテイチェ
ック回路６，９によつてパリテイチェックをうける。パ
リテイエラーが検出された時には、ゲート２１を介して
エラー表示ＦＦ２２をセットし、対応するプロセッサに
ついてののエラー表示を行う。このエラー表示ＦＦ２２
の出力は対応するゲート２３の入力として印加される。
この結果、この対応するゲート２３を介してアクセス禁
止信号２４が共通メモリに送られ、以後のアクセスは禁
止状態となる。パリテイエラーが検出されない時には、
アクセス禁止信号２４は出力せず、従つて、以後のアク
セスはそのまま行われる。一方、共通メモリからのデー
タ読取りの場合には、プロセッサからはアドレスのみが
送出される。
に基づきアドレス選択回路５、書込みデータ選択回路１
０が選択されて対応するプロセッサのアドレス、デーー
タの選択を行う。このアドレス、データはパリテイチェ
ック回路６，９によつてパリテイチェックをうける。パ
リテイエラーが検出された時には、ゲート２１を介して
エラー表示ＦＦ２２をセットし、対応するプロセッサに
ついてののエラー表示を行う。このエラー表示ＦＦ２２
の出力は対応するゲート２３の入力として印加される。
この結果、この対応するゲート２３を介してアクセス禁
止信号２４が共通メモリに送られ、以後のアクセスは禁
止状態となる。パリテイエラーが検出されない時には、
アクセス禁止信号２４は出力せず、従つて、以後のアク
セスはそのまま行われる。一方、共通メモリからのデー
タ読取りの場合には、プロセッサからはアドレスのみが
送出される。
従つて、この時には、パリテイチェックはアドレス４の
みについてパリテイチェック回路６により行われる。パ
リテイエラーの検出時は、ゲート２１を介して対応する
ＦＦ２２をセットし、同様にゲート２３を介してアクセ
ス禁止信号２４を発生くる。更に、メモリからの読取り
データ１２のパリテイチェックはパリテイチェック回路
１３によつて行われる。パリテイチェック回路１３でパ
リテイエラーの検出を行つた際には、ゲート２０，２１
を介してＦＦ２２をセットし、ゲート２３を介してアク
セス禁止信号２４を発生する。更に、メモリアクセス要
求と同時に、エラー読取信号１７が出力された時にはエ
ラー読取選択回路１８により選択されてデータ功替信号
１９が出力され、データ切替回路１４を切替え、エラー
表示ＦＦ２２の状態をデータ分配回路１５を介してプロ
セッサ側に送り、各プロセッサにエラー表示を行わせる
。この際、エラー表示ＦＦ２２は各プロセッサに対応し
ており、従つてアクセスしたプロセッサの名称をプロセ
ッサ側に送出記憶させることになる。以上の実施例によ
れば、メモリバス等の固定障害時でも、他のプロセッサ
はエラー発生プロセッサのプログラムの暴走を監視する
ことにより、他のプロセッサより共通メモリヘエラー発
生プロセッサ名称を受信することによりエラー発生プロ
セッサのエラー原因を診断することができた。
みについてパリテイチェック回路６により行われる。パ
リテイエラーの検出時は、ゲート２１を介して対応する
ＦＦ２２をセットし、同様にゲート２３を介してアクセ
ス禁止信号２４を発生くる。更に、メモリからの読取り
データ１２のパリテイチェックはパリテイチェック回路
１３によつて行われる。パリテイチェック回路１３でパ
リテイエラーの検出を行つた際には、ゲート２０，２１
を介してＦＦ２２をセットし、ゲート２３を介してアク
セス禁止信号２４を発生する。更に、メモリアクセス要
求と同時に、エラー読取信号１７が出力された時にはエ
ラー読取選択回路１８により選択されてデータ功替信号
１９が出力され、データ切替回路１４を切替え、エラー
表示ＦＦ２２の状態をデータ分配回路１５を介してプロ
セッサ側に送り、各プロセッサにエラー表示を行わせる
。この際、エラー表示ＦＦ２２は各プロセッサに対応し
ており、従つてアクセスしたプロセッサの名称をプロセ
ッサ側に送出記憶させることになる。以上の実施例によ
れば、メモリバス等の固定障害時でも、他のプロセッサ
はエラー発生プロセッサのプログラムの暴走を監視する
ことにより、他のプロセッサより共通メモリヘエラー発
生プロセッサ名称を受信することによりエラー発生プロ
セッサのエラー原因を診断することができた。
この結果、プログラムにより自動診断が可能になつた。
更に、エラー発生プロセッサは共通メモリへのメモリア
クセスが禁止されるので、共通メモリが破壊されること
なく、フェイルソフトなシステムを実現できるようにな
つた。尚、上記実施例では、アドレス、データチェック
用のパリテイチェック回路を各プロセッサ対応に設けた
が、選択用ゲートを設け、このゲート出力に１個のパリ
テイチェック回路を設けるようにしてもよい。
更に、エラー発生プロセッサは共通メモリへのメモリア
クセスが禁止されるので、共通メモリが破壊されること
なく、フェイルソフトなシステムを実現できるようにな
つた。尚、上記実施例では、アドレス、データチェック
用のパリテイチェック回路を各プロセッサ対応に設けた
が、選択用ゲートを設け、このゲート出力に１個のパリ
テイチェック回路を設けるようにしてもよい。
各ＦＦについても同様である。本発明によれば、自動診
断の範囲を広げ、フェイルソフトなシステムを得ること
ができた。
断の範囲を広げ、フェイルソフトなシステムを得ること
ができた。
図は本発明の実施例図である。
Claims (1)
- １ 複数のプロセッサと共通メモリとの間に設けられ、
上記複数のプロセッサと共通メモリとのインタフェース
の制御を行う共通メモリ制御装置に於て、上記複数のプ
ロセッサの不特定のプロセッサから受信したメモリのア
ドレス、書込みデータに対してパリテイチェックを行う
第１のパリテイチェック手段と、上記共通メモリからの
読取りデータに対したパリテイチェックを行う第２のパ
リテイチェック手段と、上記パリテイチェック手段のパ
リテイチェックの結果パリテイエラー検出時に上記共通
メモリにアクセスすべきプロセッサの番号を記憶する手
段と、上記パリテイエラー検出時に上記共通メモリにア
クセスすべきプロセッサの番号を要求先プロセッサに送
出する手段とを備えると共に、上記不特定プロセッサか
ら上記共通メモリへのアクセス起動時で上記パリテイエ
ラー検出の際には該プロセッサの以後の共通メモリアク
セスを禁止させてなる手段を持つてなる共通メモリ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54164002A JPS6042977B2 (ja) | 1979-12-19 | 1979-12-19 | 共通メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54164002A JPS6042977B2 (ja) | 1979-12-19 | 1979-12-19 | 共通メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5687152A JPS5687152A (en) | 1981-07-15 |
| JPS6042977B2 true JPS6042977B2 (ja) | 1985-09-26 |
Family
ID=15784884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54164002A Expired JPS6042977B2 (ja) | 1979-12-19 | 1979-12-19 | 共通メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042977B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955557A (ja) * | 1982-09-24 | 1984-03-30 | Nec Corp | 共有メモリ装置 |
-
1979
- 1979-12-19 JP JP54164002A patent/JPS6042977B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5687152A (en) | 1981-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH041374B2 (ja) | ||
| US4187538A (en) | Read request selection system for redundant storage | |
| JPS6042977B2 (ja) | 共通メモリ制御装置 | |
| US7555627B2 (en) | Input-output control apparatus, input-output control method, process control apparatus and process control method | |
| JPH0635747A (ja) | デバッグ支援装置 | |
| JP2917368B2 (ja) | コンピュータシステムの開発支援装置 | |
| US11455248B2 (en) | Semiconductor device capable of performing software lock-step | |
| JPH03184128A (ja) | 二重化計算機システム | |
| JP3012402B2 (ja) | 情報処理システム | |
| JPS6013494B2 (ja) | 自己診断方式 | |
| JPS6136641B2 (ja) | ||
| JPH0795311B2 (ja) | 二重化処理装置 | |
| JPH0152774B2 (ja) | ||
| JP2825589B2 (ja) | バス制御方式 | |
| JPH06110721A (ja) | メモリ制御装置 | |
| JPH06103220A (ja) | データ処理システム | |
| JP2685289B2 (ja) | 書込許可信号チェック方式 | |
| JP3341738B2 (ja) | メモリのエラー検出方式 | |
| JP2008242592A (ja) | メモリ監視回路、情報処理装置、及びメモリ監視方法 | |
| JPH0535455B2 (ja) | ||
| JPH0215353A (ja) | 特定アドレス時異常設定方式 | |
| JPS60215272A (ja) | マルチプロセツサシステム | |
| JPS6227421B2 (ja) | ||
| JPH0336650A (ja) | メモリ保護方式 | |
| JPH01292561A (ja) | テストアンドセット方式 |