JPH01292860A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH01292860A JPH01292860A JP12172388A JP12172388A JPH01292860A JP H01292860 A JPH01292860 A JP H01292860A JP 12172388 A JP12172388 A JP 12172388A JP 12172388 A JP12172388 A JP 12172388A JP H01292860 A JPH01292860 A JP H01292860A
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- silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置およびその製造方法に係り、特にＭ
Ｏ８型トランジスター（電界効果型トランジスター）を
備えた半導体装置およびその製造方法に関する。
Ｏ８型トランジスター（電界効果型トランジスター）を
備えた半導体装置およびその製造方法に関する。
今日のＬＳＩ、特にＭＯ３型ＬＳＩにおける集積度向上
は目覚ましいが、これは主に索子寸法の微細化により達
成されてきた。現在、最も集積度の高いＬＳＩは、最小
寸法１．３μｍで製造されており、次世代の製品におい
ては、最小寸法０．８μｍの製造技術が必要とされてい
る。このような素子微細化に際して、ＬＳＩを構成する
各種薄膜の厚さも縮小されてきた。ＭＯ８型トランジス
タのゲート電極も例外でない。同電極においては、幅も
厚さも縮小され、それに伴う配線抵抗の増大を防止する
ために、抵抗のより小さい電極材料の必要性が高まって
いる。また、ＬＳＩ開発においては、集積度の向上とと
もに、高速化も図られており、この点からも抵抗の小さ
いゲート電極に対するニーズはより一層増している。こ
のような背景のもと、高融点金属のシリサイド膜と多結
晶シリコン膜とを積層したポリサイドとよぶ積層膜が。
は目覚ましいが、これは主に索子寸法の微細化により達
成されてきた。現在、最も集積度の高いＬＳＩは、最小
寸法１．３μｍで製造されており、次世代の製品におい
ては、最小寸法０．８μｍの製造技術が必要とされてい
る。このような素子微細化に際して、ＬＳＩを構成する
各種薄膜の厚さも縮小されてきた。ＭＯ８型トランジス
タのゲート電極も例外でない。同電極においては、幅も
厚さも縮小され、それに伴う配線抵抗の増大を防止する
ために、抵抗のより小さい電極材料の必要性が高まって
いる。また、ＬＳＩ開発においては、集積度の向上とと
もに、高速化も図られており、この点からも抵抗の小さ
いゲート電極に対するニーズはより一層増している。こ
のような背景のもと、高融点金属のシリサイド膜と多結
晶シリコン膜とを積層したポリサイドとよぶ積層膜が。
ゲート電極として用いられるようになってきた。
この点に関しては、１９８７ シンポジウム・オン・ブ
イエルニスアイ・テクノロジー、ダイジェスト・オブ・
テクニカル・ペーパーズ（Ｓｙｍｐｏｒｉｕｍｏｎ Ｖ
ＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ
ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ）第６３頁（講演番号
■−３）において論じられている。
イエルニスアイ・テクノロジー、ダイジェスト・オブ・
テクニカル・ペーパーズ（Ｓｙｍｐｏｒｉｕｍｏｎ Ｖ
ＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ
ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ）第６３頁（講演番号
■−３）において論じられている。
微細化に際して、上記ポリサイド電極を薄膜化するため
には、金属シリサイド膜、多結晶シリコン膜のいずれか
、もしくは両者を薄くする必要がある。その際、金属シ
リサイド膜を大幅に薄くするのは得策でない。これは抵
抗が増大するためである。したがって５多結晶シリコン
膜を薄くするのが有効である。しかしながら、従来技術
においては、多結晶シリコン膜を薄くするのは、困難で
あった。これは以下の理由による。
には、金属シリサイド膜、多結晶シリコン膜のいずれか
、もしくは両者を薄くする必要がある。その際、金属シ
リサイド膜を大幅に薄くするのは得策でない。これは抵
抗が増大するためである。したがって５多結晶シリコン
膜を薄くするのが有効である。しかしながら、従来技術
においては、多結晶シリコン膜を薄くするのは、困難で
あった。これは以下の理由による。
従来は、減圧気相成長法により、多結晶シリコン膜を形
成した後、イオン打込み法もしくは拡散法による不純物
を導入（ドーピング）シ、多結晶シリコン膜を導電膜と
していた。イオン打込み法によりドーピングを行ってい
る場合に、上記多結晶シリコン膜を薄くすると、イオン
の一部分がゲート酸化膜を貫いてシリコン基板内のチャ
ネル部分に打ち込まれてしまう。これは、打ち込まれた
イオンが深さ方向に分布するためである。その結果、Ｍ
ＯＳトランジスタの閾値電圧が変動するという問題が生
ずる。
成した後、イオン打込み法もしくは拡散法による不純物
を導入（ドーピング）シ、多結晶シリコン膜を導電膜と
していた。イオン打込み法によりドーピングを行ってい
る場合に、上記多結晶シリコン膜を薄くすると、イオン
の一部分がゲート酸化膜を貫いてシリコン基板内のチャ
ネル部分に打ち込まれてしまう。これは、打ち込まれた
イオンが深さ方向に分布するためである。その結果、Ｍ
ＯＳトランジスタの閾値電圧が変動するという問題が生
ずる。
他方、拡散法によりドーピングを行っている場合には、
拡散により結晶成長が生ずる。その際、多結晶シリコン
膜が薄いと、拡散の後処理、もしくは洗浄工程における
化学薬品処理において、同薄膜の結晶粒界に沿って微小
な穴が生じ、極端な場合には、結晶粒ごと剥離してしま
う。その結果、ゲート絶縁膜の一部分が食刻され、その
絶縁性が劣化してしまうという問題が生ずる。これは、
多結晶シリコンの膜厚が９０ｎｍ以下の場合に顕著であ
る。
拡散により結晶成長が生ずる。その際、多結晶シリコン
膜が薄いと、拡散の後処理、もしくは洗浄工程における
化学薬品処理において、同薄膜の結晶粒界に沿って微小
な穴が生じ、極端な場合には、結晶粒ごと剥離してしま
う。その結果、ゲート絶縁膜の一部分が食刻され、その
絶縁性が劣化してしまうという問題が生ずる。これは、
多結晶シリコンの膜厚が９０ｎｍ以下の場合に顕著であ
る。
上記事情により、従来技術においては、抵抗の増大を招
くことなく、ゲート電極の薄膜化を図ることが困難であ
った。
くことなく、ゲート電極の薄膜化を図ることが困難であ
った。
本発明の目的は、高集積化および高速化に適した半導体
装置およびその製造方法を提供することにある。
装置およびその製造方法を提供することにある。
上記目的は、従来の多結晶シリコン膜のかわりに、ドー
ピングを行ないながらシリコン膜を形成することにより
達成される。その際、同シリコン膜は、膜形成時に非晶
質であるとより有効であり、膜形成後に多結晶もしくは
単結晶になってもその効果はあまり変わらない。
ピングを行ないながらシリコン膜を形成することにより
達成される。その際、同シリコン膜は、膜形成時に非晶
質であるとより有効であり、膜形成後に多結晶もしくは
単結晶になってもその効果はあまり変わらない。
本発明においては、多結晶シリコン膜を形成する際に、
同時にドーピングを行なうので、膜形成後にドーピング
を行なう必要がない、そのため、シリコン膜を薄くして
も、イオン打ち込みに伴う閾値電圧の変動も、拡散の後
処理によるゲート絶縁膜の劣化も生ずることがない。特
に、形成したシリコン膜が非晶質である場合には、シリ
コン膜形成後に化学薬品処理を行なっても、シリコン膜
に穴が生じないので、ゲート絶縁膜は極めて高信頼であ
る。
同時にドーピングを行なうので、膜形成後にドーピング
を行なう必要がない、そのため、シリコン膜を薄くして
も、イオン打ち込みに伴う閾値電圧の変動も、拡散の後
処理によるゲート絶縁膜の劣化も生ずることがない。特
に、形成したシリコン膜が非晶質である場合には、シリ
コン膜形成後に化学薬品処理を行なっても、シリコン膜
に穴が生じないので、ゲート絶縁膜は極めて高信頼であ
る。
本発明の第一の実施例を、第１図により説明する。同図
は１本実施例を形成する手順を示す断面構造図である。
は１本実施例を形成する手順を示す断面構造図である。
Ｐ型、比抵抗１０Ω■のシリコン基板１を用いて、素子
分離用絶縁膜２を選択的に形成し、温度９５０℃、１０
０％の酸素雰囲気中において厚さ２０ｎｍのゲート酸化
膜３を形成した。その後、減圧気相成長法を用い、ジシ
ラン（ＳＬｚＨｓ）とホスフィン（ＰＨｓ）を原料ガス
として。
分離用絶縁膜２を選択的に形成し、温度９５０℃、１０
０％の酸素雰囲気中において厚さ２０ｎｍのゲート酸化
膜３を形成した。その後、減圧気相成長法を用い、ジシ
ラン（ＳＬｚＨｓ）とホスフィン（ＰＨｓ）を原料ガス
として。
５０ｎｍの非晶質シリコン膜４を堆積した（第１（ａ）
図）。ついで、該非晶質シリコン膜４を選択的に除去す
ることによりゲート電極４を形成した。
図）。ついで、該非晶質シリコン膜４を選択的に除去す
ることによりゲート電極４を形成した。
その後、エツチングマスクを残したまま、加速電圧８０
ｋｃＶのもと、５Ｘ１０”δロー２のＡｓをイオン打ち
込み法により、シリコン基板内にドーピングした。エツ
チングマスクを除去した後、熱処理により不純物の活性
化を行い、ＭＯＳトランジスターのソース電極およびド
レイン電極となる拡散層５．６を形成した（第１（ｂ）
図）、なお、該熱処理により、ゲート電極４の導電性も
得られた。
ｋｃＶのもと、５Ｘ１０”δロー２のＡｓをイオン打ち
込み法により、シリコン基板内にドーピングした。エツ
チングマスクを除去した後、熱処理により不純物の活性
化を行い、ＭＯＳトランジスターのソース電極およびド
レイン電極となる拡散層５．６を形成した（第１（ｂ）
図）、なお、該熱処理により、ゲート電極４の導電性も
得られた。
さらに、層間絶縁膜７にあけられた接続孔を介して、拡
散層５，６に接続するアルミニウム配線層８．９を形成
することによりｌＭＯＳトランジスタを完成させた（第
１（ｃ）図）。以上において用いた方法は、非晶質シリ
コン膜の形成方法を除いて、いずれも公知である。なお
、ゲート電極４へのドーピング量はＩ Ｘ １０ ”ａ
ｉ−８以上が望ましい。
散層５，６に接続するアルミニウム配線層８．９を形成
することによりｌＭＯＳトランジスタを完成させた（第
１（ｃ）図）。以上において用いた方法は、非晶質シリ
コン膜の形成方法を除いて、いずれも公知である。なお
、ゲート電極４へのドーピング量はＩ Ｘ １０ ”ａ
ｉ−８以上が望ましい。
これは、同濃度以下では、ゲート電極に電圧を加えた際
に、ゲート電極を構成するシリコン薄膜内に空乏層が形
成され、ゲート絶縁膜の厚さが実効的に増大し、その結
果、ＭＯＳトランジスタのスイッチング特性が劣化する
ためである。
に、ゲート電極を構成するシリコン薄膜内に空乏層が形
成され、ゲート絶縁膜の厚さが実効的に増大し、その結
果、ＭＯＳトランジスタのスイッチング特性が劣化する
ためである。
上記非晶質シリコン膜は、本発明の根幹をなすものであ
り、以下にその形成方法を説明する。形成したシリコン
膜を非晶質とするためには、減圧気相成長法で薄膜を形
成する際に、シリコン基板１の温度を５６０℃以下に保
つことが肝要である。
り、以下にその形成方法を説明する。形成したシリコン
膜を非晶質とするためには、減圧気相成長法で薄膜を形
成する際に、シリコン基板１の温度を５６０℃以下に保
つことが肝要である。
本実施例においては、４５０℃の温度で膜形成を行った
。また１反応ガス圧力は３０Ｐａ、ジシランおよびホス
フィンの流量は、それぞれ標準状態換算で毎分５０Ｃ１
１’、０．７０８である。この時、膜の成長速度は毎分
１ｎｍであり１通常の多結晶シリコン膜の成長速度と比
較して極めて小さいが、本実施例のように薄い膜を形成
しようとする場合には膜厚の制御性を向上させる効果が
ある。
。また１反応ガス圧力は３０Ｐａ、ジシランおよびホス
フィンの流量は、それぞれ標準状態換算で毎分５０Ｃ１
１’、０．７０８である。この時、膜の成長速度は毎分
１ｎｍであり１通常の多結晶シリコン膜の成長速度と比
較して極めて小さいが、本実施例のように薄い膜を形成
しようとする場合には膜厚の制御性を向上させる効果が
ある。
本発明において、上記温度が５６０℃以上になると、得
られる膜が多結晶化し、本発明の効果を得るのが困難に
なる。また、約４００℃以下になると、シリコンの堆積
速度が非常に遅くなって実用に供するのが困難になる。
られる膜が多結晶化し、本発明の効果を得るのが困難に
なる。また、約４００℃以下になると、シリコンの堆積
速度が非常に遅くなって実用に供するのが困難になる。
従ってシリコン基板の温度を４００℃〜５６０℃に保っ
て、上記薄膜を形成することが好ましい。
て、上記薄膜を形成することが好ましい。
第２図に、ゲート酸化膜の絶縁破壊寿命を測定した結果
をヒストグラムとして表わす。同図においては、ゲート
酸化膜の面積が０．０１ｍｍ２であるＭＯＳキャパシタ
を用いた。また、シリコン基板に対して一２４Ｖの電圧
をゲートに加え、ゲート酸化膜に破壊が生ずるまでの時
間を測定し、破壊寿命とした。同図（ａ）には、本実施
例のＭＯＳキャパシタに関する結果を示す。比較のため
に、同図（ｂ）、（Ｑ）に、従来技術を用いて形成した
試料に関する結果をそれぞれ示した。なお、同図（ｂ）
、（ｃ）の試料の作成方法を以下に説明する。
をヒストグラムとして表わす。同図においては、ゲート
酸化膜の面積が０．０１ｍｍ２であるＭＯＳキャパシタ
を用いた。また、シリコン基板に対して一２４Ｖの電圧
をゲートに加え、ゲート酸化膜に破壊が生ずるまでの時
間を測定し、破壊寿命とした。同図（ａ）には、本実施
例のＭＯＳキャパシタに関する結果を示す。比較のため
に、同図（ｂ）、（Ｑ）に、従来技術を用いて形成した
試料に関する結果をそれぞれ示した。なお、同図（ｂ）
、（ｃ）の試料の作成方法を以下に説明する。
該試料においては、ゲート酸化の後に、減圧気相成長法
により多結晶シリコン膜を形成した。該多結晶シリコン
膜の厚さは、各々５０ｎｍ、２００ｎｍである。ついで
、オキシ塩化リン（ＰＯＣＱａ）を拡散源として８７５
℃で３０分間、リン拡散を行なった。リン拡散に伴い多
結晶シリコン膜上に形成されたリンケイ酸ガラス膜を、
フッ酸溶液中で除去した後、該多結晶シリコン膜を選択
的に除去し、ゲート電極を形成した。これらの方法は、
いずれも公知である。その後１本実施例の試料と同様に
してｌＭＯＳトランジスタを完成した。
により多結晶シリコン膜を形成した。該多結晶シリコン
膜の厚さは、各々５０ｎｍ、２００ｎｍである。ついで
、オキシ塩化リン（ＰＯＣＱａ）を拡散源として８７５
℃で３０分間、リン拡散を行なった。リン拡散に伴い多
結晶シリコン膜上に形成されたリンケイ酸ガラス膜を、
フッ酸溶液中で除去した後、該多結晶シリコン膜を選択
的に除去し、ゲート電極を形成した。これらの方法は、
いずれも公知である。その後１本実施例の試料と同様に
してｌＭＯＳトランジスタを完成した。
同図から分るように１本発明によれば、５０ｎｍという
薄いシリコン膜をゲート電極として用いても、ゲート酸
化膜の劣化はほとんど生じないことが分かる。他方、従
来技術でゲート電極を形成した試料においては、多結晶
シリコン膜の厚さが、２００ｎｍの場合には、本実施例
と同等の特性が得られている。しかし、厚さが５０ｎｍ
の場合には、破壊寿命の小さいキャパシタが多くなって
おり、ゲート酸化膜に劣化の生じていることが分る。な
お、本実施例における上記シリコン膜内には、不純物の
活性化を行なうための熱処理により、０．３μｍ以上の
大きな結晶が成長した。また、その表面は、膜形成直後
の形状をほぼ維持しており、極めて平坦であった。上記
熱処理後に各種薬品処理を行なったにもかかわらず、ゲ
ート酸化膜に劣化が生じないのは、このように、結晶粒
が大きいこと、もしくは表面が平坦であることによるも
のと思われる。
薄いシリコン膜をゲート電極として用いても、ゲート酸
化膜の劣化はほとんど生じないことが分かる。他方、従
来技術でゲート電極を形成した試料においては、多結晶
シリコン膜の厚さが、２００ｎｍの場合には、本実施例
と同等の特性が得られている。しかし、厚さが５０ｎｍ
の場合には、破壊寿命の小さいキャパシタが多くなって
おり、ゲート酸化膜に劣化の生じていることが分る。な
お、本実施例における上記シリコン膜内には、不純物の
活性化を行なうための熱処理により、０．３μｍ以上の
大きな結晶が成長した。また、その表面は、膜形成直後
の形状をほぼ維持しており、極めて平坦であった。上記
熱処理後に各種薬品処理を行なったにもかかわらず、ゲ
ート酸化膜に劣化が生じないのは、このように、結晶粒
が大きいこと、もしくは表面が平坦であることによるも
のと思われる。
つぎに、第３図を用いて、第二の実施例について説明す
る。同図は、本実施例の断面構造図であり、以下のよう
にして作成した。まず、第一の実施例と同様にして、非
晶質シリコン膜４の形成まで行った後、スパッタリング
法で厚さ２００ｎｍのタングステン・シリサイド膜５を
形成した。ついで、９００℃のアルゴン雰囲気中で１０
分間熱処理した後、該タングステン・シリサイド膜、お
よびシリコン膜を選択的に除去し、ゲート電極とした。
る。同図は、本実施例の断面構造図であり、以下のよう
にして作成した。まず、第一の実施例と同様にして、非
晶質シリコン膜４の形成まで行った後、スパッタリング
法で厚さ２００ｎｍのタングステン・シリサイド膜５を
形成した。ついで、９００℃のアルゴン雰囲気中で１０
分間熱処理した後、該タングステン・シリサイド膜、お
よびシリコン膜を選択的に除去し、ゲート電極とした。
その後、再び、第一の実施例と同様の方法でアルミニウ
ム配線層８，９までを形成し、 ＭＯＳトランジスター
を完成した。該ＭＯＳトランジスターにおいては、厚さ
２５０ｎｍという薄いポリサイドゲート電極を用いてい
ても、第一の実施例同様、ゲート酸化膜は、極めて高信
頼であった。
ム配線層８，９までを形成し、 ＭＯＳトランジスター
を完成した。該ＭＯＳトランジスターにおいては、厚さ
２５０ｎｍという薄いポリサイドゲート電極を用いてい
ても、第一の実施例同様、ゲート酸化膜は、極めて高信
頼であった。
なお、タングステン・シリサイド膜のかわりに、他の高
融点金属のシリコン化合物薄膜を形成した場合にも、本
発明が有効であることは、言うまでもない。
融点金属のシリコン化合物薄膜を形成した場合にも、本
発明が有効であることは、言うまでもない。
第４図は、本発明の第三の実施例の断面構造図である。
本実施例においては、第一の実施例における非晶質シリ
コン膜を形成する際に、まず、反応ガス中にホスフィン
を混入させることなく、不純物を含有しないシリコン膜
を１０ｎｍの厚さに形成した。ついで、ホスフィンを混
入させることにより、リンを含有したシリコン膜を４０
ｎｍ堆積させ、合計５０ｎｍの厚さのシリコン膜とした
。
コン膜を形成する際に、まず、反応ガス中にホスフィン
を混入させることなく、不純物を含有しないシリコン膜
を１０ｎｍの厚さに形成した。ついで、ホスフィンを混
入させることにより、リンを含有したシリコン膜を４０
ｎｍ堆積させ、合計５０ｎｍの厚さのシリコン膜とした
。
以下、第一の実施例と同様にして、ゲート電極の加工以
降を行うことにより、ＭＯＳトランジスタを完成させた
。同トランジスタにおいては、ゲート酸化膜はより一層
高信頼であった。これは、ゲート酸化膜側の界面におけ
るゲート電極内のリン濃度が、第一の実施例の場合より
も低いために。
降を行うことにより、ＭＯＳトランジスタを完成させた
。同トランジスタにおいては、ゲート酸化膜はより一層
高信頼であった。これは、ゲート酸化膜側の界面におけ
るゲート電極内のリン濃度が、第一の実施例の場合より
も低いために。
ゲート酸化膜内へのリンの拡散が起こりにくく、その結
果、リンの存在によるゲート酸化膜の劣化が防止される
ためである。なお、イオン打ち込み法、もしくは拡散法
でドーピングを行なった場合と比較して、本実施例にお
けるシリコン膜においては１表面の高濃度領域がより厚
くなっており、抵抗が従来より低くなるという効果も得
られている。従来法でドーピングを行なった場合に、高
濃度領域を厚く形成できないのは、不純物が、ガウス分
布もしくはガウスの誤差関数に類似した濃度分布を有す
るためである。
果、リンの存在によるゲート酸化膜の劣化が防止される
ためである。なお、イオン打ち込み法、もしくは拡散法
でドーピングを行なった場合と比較して、本実施例にお
けるシリコン膜においては１表面の高濃度領域がより厚
くなっており、抵抗が従来より低くなるという効果も得
られている。従来法でドーピングを行なった場合に、高
濃度領域を厚く形成できないのは、不純物が、ガウス分
布もしくはガウスの誤差関数に類似した濃度分布を有す
るためである。
なお、本実施例においては、シリコン膜を形成するのに
、第一の実施例と同様にジシランを原料ガスとして用い
ると特に有効である。これは、以下の理由による０通常
のシラン（ＳｉＨａ）を用いた場合には、同時にホスフ
ィンを原料ガスに混入させ、ドーピングを行なおうとす
ると、膜成長速度が約１／１０に減少してしまい、生産
性が極端に悪くなる、他方、本実施例のようにジシラン
を用いた場合には、ホスフィンを混合しても膜の成長速
度はほとんど変化しない。そのため、最初に形成する。
、第一の実施例と同様にジシランを原料ガスとして用い
ると特に有効である。これは、以下の理由による０通常
のシラン（ＳｉＨａ）を用いた場合には、同時にホスフ
ィンを原料ガスに混入させ、ドーピングを行なおうとす
ると、膜成長速度が約１／１０に減少してしまい、生産
性が極端に悪くなる、他方、本実施例のようにジシラン
を用いた場合には、ホスフィンを混合しても膜の成長速
度はほとんど変化しない。そのため、最初に形成する。
不純物を含有しないシリコン膜、およびその後に形成す
るリンをドーピングしたシリコン膜のいずれにおいても
、膜厚の制御性と量産性に優れている。なお、本実施例
におけるシリコン膜の特徴は、厚さ方向に不純物濃度が
異なるにもかかわらず、結晶粒の大きさについては、厚
さ方向に分布を有していないことである。これも、ゲー
ト酸化膜の高信調化に寄与しているものと思われる。
るリンをドーピングしたシリコン膜のいずれにおいても
、膜厚の制御性と量産性に優れている。なお、本実施例
におけるシリコン膜の特徴は、厚さ方向に不純物濃度が
異なるにもかかわらず、結晶粒の大きさについては、厚
さ方向に分布を有していないことである。これも、ゲー
ト酸化膜の高信調化に寄与しているものと思われる。
上記シリコン膜の上にタングステン・シリサイド等の高
融点金属のシリコン化合物薄膜を積層した場合にも、本
実施例と同様の効果が期待できる。
融点金属のシリコン化合物薄膜を積層した場合にも、本
実施例と同様の効果が期待できる。
さらに、各実施例におけるゲート絶縁膜が熱酸化膜以外
の材料、たとえば窒化シリコン膜、酸化タンタル膜、酸
化アルミニウム膜、あるいはこれらを含む積層膜であっ
ても、本発明が有効であるのは言うまでもない。
の材料、たとえば窒化シリコン膜、酸化タンタル膜、酸
化アルミニウム膜、あるいはこれらを含む積層膜であっ
ても、本発明が有効であるのは言うまでもない。
以上に述べたように、本発明によれば、結晶粒界に沿っ
た穴の発生、およびチャネルへの不純物のしみだしを生
ずることなく不純物の尋人を行なうことができるので、
ゲート酸化膜の信頼性を維持しながら、ゲート電極を薄
くすることが可能となる。
た穴の発生、およびチャネルへの不純物のしみだしを生
ずることなく不純物の尋人を行なうことができるので、
ゲート酸化膜の信頼性を維持しながら、ゲート電極を薄
くすることが可能となる。
第１図・第３図・第４図は、本発明の実施例を示す断面
概略図、第２図は、本発明の効果を示す図である。 １・・・シリコン基板、２・・・絶縁膜、３・・・ゲー
ト酸化膜、４・・・シリコン膜、５，６・・・拡散層、
７・・・層間第 ｆ 凹 石灸壌々今Ｑ少）
概略図、第２図は、本発明の効果を示す図である。 １・・・シリコン基板、２・・・絶縁膜、３・・・ゲー
ト酸化膜、４・・・シリコン膜、５，６・・・拡散層、
７・・・層間第 ｆ 凹 石灸壌々今Ｑ少）
Claims (1)
- 【特許請求の範囲】 １、少なくとも一つの電気素子を有し、その構成要素と
して不純物を含有したシリコン薄膜が形成されている半
導体装置において、該シリコン薄膜中に膜厚の４倍以上
の粒径を有する結晶が存在することを特徴とする半導体
装置。 ２、上記シリコン薄膜の厚さが９０ｎｍ以下であること
を特徴とする特許請求の範囲第１項記載の半導体装置。 ３、上記シリコン膜の少なくとも一部分において、１×
１０＾１＾９ｃｍ＾−＾３以上の濃度の不純物がドーピ
ングされていることを特徴とする、特許請求の範囲第１
項ないし第２項記載の半導体装置。 ４、上記シリコン膜内の下層側領域における不純物濃度
が、内部もしくは上層側領域における不純物濃度より小
さいことを特徴とする、特許請求の範囲第１項ないし第
３項記載の半導体装置。 ５、上記シリコン膜内における結晶粒径が、厚さ方向に
均一であることを特徴とする、特許請求の範囲第１項な
いし第４項記載の半導体装置。 ６、上記シリコン膜に接して、金属もしくは金属のシリ
サイド膜が形成されていることを特徴とする、特許請求
の範囲第１項ないし第５項記載の半導体装置。 ７、上記シリコン膜が、ＭＯＳトランジスタもしくはキ
ャパシタにおける電極の構成要素として形成されている
ことを特徴とする、特許請求の範囲第１項ないし第６項
記載の半導体装置。 ８、特許請求の範囲第１項ないし第７項記載の半導体装
置において、上記シリコン膜を、気相成長法により５６
０℃以下の温度で形成することを特徴とする半導体装置
の製造方法。 ９、上記シリコン膜を形成する際に、反応気体としてジ
シランを用いることを特徴とする特許請求の範囲第８項
記載の半導体装置の製造方法。 １０、上記シリコン膜を形成する際に、同時にドーピン
グを行なうことを特徴とする、特許請求の範囲第８項な
いし第９項記載の半導体装置の製造方法。 １１、上記シリコン膜を形成する際に、始めにドーピン
グせずに、もしくは低濃度にドーピングし、その後、高
濃度にドーピングを行なうことを特徴とする、特許請求
の範囲第１０項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12172388A JPH01292860A (ja) | 1988-05-20 | 1988-05-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12172388A JPH01292860A (ja) | 1988-05-20 | 1988-05-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01292860A true JPH01292860A (ja) | 1989-11-27 |
Family
ID=14818288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12172388A Pending JPH01292860A (ja) | 1988-05-20 | 1988-05-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01292860A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744882A (en) * | 1995-06-07 | 1998-04-28 | Matsushita Electric Industrial Co., Ltd. | Spindle motor |
| US6507072B2 (en) | 1993-03-16 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
-
1988
- 1988-05-20 JP JP12172388A patent/JPH01292860A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507072B2 (en) | 1993-03-16 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
| US5744882A (en) * | 1995-06-07 | 1998-04-28 | Matsushita Electric Industrial Co., Ltd. | Spindle motor |
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