JPH0129329B2 - - Google Patents
Info
- Publication number
- JPH0129329B2 JPH0129329B2 JP57081718A JP8171882A JPH0129329B2 JP H0129329 B2 JPH0129329 B2 JP H0129329B2 JP 57081718 A JP57081718 A JP 57081718A JP 8171882 A JP8171882 A JP 8171882A JP H0129329 B2 JPH0129329 B2 JP H0129329B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- collector
- input
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
本発明は排他的OR回路及びパリテイ検査回路
中での排他的OR回路の使用に関する。 パリテイ検査はデイジタル・データ処理システ
ムの適切な動作を検証するために使用される通常
の手段である。多くのデータ処理システムにおい
ては、ビツトは８ビツト・バイトに配列され、１
個のパリテイ・ビツトが各バイトの８ビツトに付
加され、９ビツトの群が、使用される約束に依存
して偶数もしくは奇数個の１を含んでいる。９ビ
ツトのパリテイは各データ転送動作、メモリ読取
り動作等の後に検査される。 大きなシステムにおいては、従つてこの様な検
査の数は著しいものとなり、検査はデータの処理
を防げない様に出来るだけ急速に遂行される必要
がある。同様に、これ等の回路は全体としてデー
タ処理システムに関連して多くのスペースを取り
すぎてはならない。 背景技法 パリテイ検査回路は一般にIBM Technical
Disclosure Bulletin、Vol.18、No.５、1975年10
月刊、第1411−1421号に説明された如き、排他的
OR回路もしくは排他的回路より成る。 上述の論文に説明された如きパリテイ検査回路
は２入力排他的回路の４段より成る。各段は
若干の遅延を導入するので、この回路によつて遂
行される検査動作は比較的長いプロセスである。 同様に、フランス特許FR−Ａ第2296969号に記
載された型の３入力排他的OR回路網を使用する
事が可能である。しかしながら、３入力排他的
OR回路は多くの素子を必要とする。なんとなれ
ば次の如く書かれる３入力の排他的OR関数
（） ＡＢＣ＝Ａ＋Ｃ＋Ｂ＋ABC は４つのAND回路及び４つのOR回路のみなら
ず、補数値発生回路を必要とし、そのすべてがは
るかに多くの空間を必要とするからである。この
結果、１つの論理段の除去は回路によつて占有さ
れる空間の減少をもたらす。 従つて本発明の目的は少なく共２入力を有し改
良動作特性を示す排他的OR回路を与える事にあ
る。 本発明の他の目的は上述の目的に従う排他的
OR回路を使用して、わずか３段の論理回路を必
要とするパリテイ検査回路を与える事にある。 本発明の２入力排他的OR回路は２進信号Ａ及
びＢが印加される２入力端子、排他的OR関数の
結果ＡＢが得られる出力端子より成る。この回
路は基準電圧発生器、論理関数を遂行し、そ
のエミツタが基準電圧発生器の出力に接続され、
そのコレタクが互いに接続された第１及び第２の
トランジスタ、第１のトランジスタのベースに接
続された電極、入力端子の１つに接続された他の
電極を有する第１のダイオード及び第２のトラン
ジスタのベースに接続された電極、他の入力端子
に接続された他の電極を有する第２のダイオード
より成る第１の回路、論理関数ABを遂行し、そ
のコレタクが互いに接続され、そのエミツタが入
力端子に接続された第２の回路、第１及び第２の
回路の共通の接続点に接続された２入力を有する
第３の回路及び関数 が得られる出力を含む。 ９ビツト入力語のパリテイ表示を発生するのに
使用されるパリテイ検査回路は各入力に語のビツ
トの１つを受取る４つの２入力排他的OR回路よ
り成る第１の段の入力語の残りのビツトを受取
り、第１の出力にその真値を与え、第２の出力に
その補数値を与える真／補数値発生器、なされた
比較の結果を反転し、第１のものは上記第１及び
第２の排他的OR回路の出力を比較し、第２のも
のは第３及び第４の排他的OR回路の出力を比較
する２つの比較装置より成る第２の段、比較装置
の出力及び真／補数値発生器によつて与えられる
真／補数値から誘導される上記パリテイの表示を
発生する第３の段より成る。 第１図の排他的OR回路は入力１及び２に印加
される信号Ａ及びＢを使用し論理関数から生
成する２進信号をノードＣ１に与えるトランジス
タＴ１及びＴ２の第１の対及び２つのシヨツト
キ・ダイオードＤ１及びＤ２、並びにノードＣ２
に論理関数ABから生ずる２進信号を与えるトラ
ンジスタＴ４及びＴ５の他の対より成る。ノード
Ｃ１及びＣ２に得られる信号は２つのトランジス
タＴ３及びＴ６より成り、出力３にＡ＋＋
Ｂ、即ち排他的OR関数ＡＢに等しい論理関数 から生ずる２進信号を与える回路に送られる。入
力信号Ａ及びＢはダイオードＤ１及びＤ２の陰極
に夫々印加される。これ等のダイオードの陽極は
夫々トランジスタＴ１及びＴ２のベースに接続さ
れている。トランジスタＴ１及びＴ２のベースは
同様に夫々抵抗器Ｒ１及びＲ２を介してバイアス
電圧VPに接続されている。トランジスタＴ１及
びＴ２のエミツタはVPよりも低い値の電圧VR
に供給される基準電圧発生器４に接続されてい
る。両コレクタはノードＣ１に接続され、Ｃ１は
抵抗器Ｒ３を介してバイアス電圧VPに接続され
ている。 入力信号は同様にトランジスタＴ４及びＴ５の
エミツタに印加され、その両ベースは抵抗器Ｒ４
を介して電圧VPに接続されている。両コレクタ
はそれ自身Ｃ２に、抵抗器Ｒ５を介してVPに接
続されている。 ノードＣ１及びＣ２は夫々トランジスタＴ３及
びＴ６のベースに接続されている。これ等のトラ
ンジスタのエミツタは接地されており、両コレク
タは出力３に接続されている。抵抗器Ｒ６はトラ
ンジスタＴ３及びＴ６のコレクタを電圧VPに接
続する。ダイオードとして接続され及びそのベー
ス及びコレクタが共に出力３に接続されたエミツ
タ接地トランジスタＴ７が出力信号の立下り時間
を減少するのに使用される。 適切な基準電圧発生器は第１図に１列として示
されている。この様な発生器は２つのトランジス
タＴ８及びＴ９並びに３つの抵抗器Ｒ７，Ｒ８，
Ｒ９より成る。Ｔ８はダイオードとして接続さ
れ、Ｔ９はコレクタ−ベースのフイードバツクを
有するエミツタ接地増幅器として接続されてい
る。トランジスタＴ８のコレクタ及びベースは抵
抗器Ｒ７を経て電圧VPに並びにそのエミツタは
発生器の出力６に接続されている。抵抗器Ｒ８及
びＲ９はトランジスタＴ８及びＴ９のコレクタ間
に直列に接続されている。これ等の抵抗器に共通
のノードはトランジスタＴ９のベースに接続さ
れ、そのコレクタは端子６に接続されている。端
子６の電圧VRは次の如く表現される。 VR＝VBE（T9）−R9VBE（T8）／（R8＋R9）
ここでVBE（T9）及びVBE（T8）は夫々トラン
ジスタT9及びT8のエミツタ−ベース電圧であ
る。 好ましい実施例において、抵抗器及び電圧は次
の如き値を有する。 R1＝R2＝13KΩ R3＝7.5KΩ R4＝15KΩ R5＝R9＝11KΩ R6＝8KΩ R7＝5KΩ R8＝6KΩ及び VP＝1.7ボルト VR＝0.35ボルト 第１図に示された回路においては入力の一方も
しくは両方が１である時はノードＣ１には低い２
進信号が発生され、両入力が共に０の時に高い信
号が与えられる。この結果、Ｃ１の論理レベルは
関数の結果を表わす。 Ａ及びＢが共に１である時にノードＣ２には高
い２進信号が発生され、Ａ及びＢが共に０か、も
しくはＡ＝０、Ｂ＝１もしくはＡ＝１、Ｂ＝０な
らば低い信号がこのノードに得られる。従つて、
Ｃ２における論理レベルは関数ABの結果を表わ
す。 もしＡ＝１及びＢ＝１ならば ダイオードＤ１及びＤ２はオフに転ぜられ、ト
ランジスタＴ１及びＴ２は導通し、トランジスタ
Ｔ４及びＴ５はオフに転ぜられ、高い論理レベル
がＣ２に得られる。 低信号がＣ１に与えられ、高信号がＣ２に与え
られるのでトランジスタが導通する。従つて０即
ちＡＢを表わす低信号が出力３に得られる。 もしＡ＝０及びＢ＝０ならば ダイオードＤ１及びＤ２が導通し、トランジス
タＴ１及びＴ２がオフに転ぜられ、高信号がＣ１
に与えられる。トランジスタＴ４及びＴ５は導通
し、低信号がＣ２に得られる。 これ等の条件の下に、トランジスタＴ３が導通
し、トランジスタＴ６がオフに転ぜられ、０を表
わす低信号、即ちＡＢが出力３に得られる。 もしＡ＝１及びＢ＝０ならば ダイオードＤ１がオフに転ぜられ、トランジス
タＴ１が導通する。ダイオードＤ２が導通し、ト
ランジスタＴ２がオフに転じ、低信号がＣ１に与
えられる。トランジスタＴ４はオフに転ぜられ、
トランジスタＴ５が導通し、低信号がＣ２に得ら
れる。 これ等の条件の下に、トランジスタＴ３及びＴ
６はオフに転ぜられ、１を表わす高信号、即ちＡ
Ｂが出力３に得られる。 もしＡ＝０及びＢ＝１ならば ダイオードが導通し、トランジスタＴ１がオフ
に転ぜられる。ダイオードがオフに転ぜられ、ト
ランジスタＴ２が導通する。低信号がＣ１に得ら
れる。トランジスタＴ４が導通し、トランジスタ
Ｔ５はオフに転ぜられ、低い信号がＣ２に得られ
る。これ等の条件の下に、トランジスタＴ３及び
Ｔ６はオフに転ぜられ、従つて１即ちＡＢを表
わす信号が出力３に得られる。 ２入力間の比較にトランジスタもしくはシヨツ
トキ障壁ダイオードを使用する最も簡単な型の通
常の回路と異なり、第１図に示した回路の利点は
一方の入力の閾値が他の入力のDCレベルに依存
しない点にある。この事はＴ２Ｌ族の集積回路に
おいては、低DC信号レベルは回路の負荷及び集
積方法に依存して0.2乃至0.4ボルトの範囲に存在
する事が知られているので著しい利点がある。こ
の事は回路によつて導入される遅延に悪影響を与
える。なんとなれば２入力の信号レベルは互いに
独立しているからである。この欠点は比較が基準
電圧に関連して行われる本発明の回路には存在し
ない。従つて入力の１つにおける閾値は他の入力
のDCレベルに依存しないので、入力雑音に対す
る免疫性の改良が達成される。 同様に、本発明の回路においては、入力信号の
補数値は必要とされず、基本的論理回路の数は４
つのNANDゲートを必要とする論理回路より成
る従来の技法の排他的OR回路と比較して著しく
減少される。 さらに、本発明の回路によつて消費される電力
は低く、排他的OR回路自体では0.8ｍＷの程度及
び基準電圧発生器においては0.18ｍＷの程度であ
る。回路によつて導入される遅延は1.7n秒の程度
である。もしいくつかの排他的OR回路が同一基
準電圧を共有するならば特に高密度で達成され
る。 同様に、本発明の回路の原理は３入力以上より
成る回路を与える様に拡大され得る。例えば３入
力回路は第２図に示されている。第２図の回路は
次の式に従つてＡＢＣを遂行する。 回路は入力信号Ａ、Ｂ、Ｃを受取り、夫々関数
Ａ、BC、ＡＣ及びABの結果を与え
る回路１０，１１，１２及び１３より成る。異な
る入力信号が印加されるとはいえ、回路１１，１
２及び１３は同一である。 回路１０は夫々信号Ａ、Ｂ及びＣを受取る回路
の入力端子２０，２１及び２２に接続された陰極
を有するダイオードＤ１１，Ｄ１２及びＤ１３を
含む。陽極は夫々トランジスタＴ１１，Ｔ１２及
びＴ１３のベースに接続され、そのエミツタは互
いに端子２３に接続されている。端子２３には基
準電圧VRが印加される。トランジスタＴ１１，
Ｔ１２及びＴ１３のベースは抵抗器Ｒ１０，Ｒ１
１及びＲ１２を介してバイアス電圧VPに接続さ
れている。そのコレタクは抵抗器Ｒ１３を介して
電極VPに接続されているノードＣ１０に接続さ
れている。 この構造において、論理関数、、の結果
を表わす論理レベルがノードＣ１０に発生される
事は明らかであろう。もしＡ、Ｂ及びＣが０なら
ば、ダイオードＤ１１−Ｄ１３は導通される。こ
の結果、トランジスタはオフに転ぜられ、高い信
号がノードＣ１０に得られる。もしすべての３入
力が１であるならば、ダイオードはオフに転ぜら
れ、トランジスタは導通する。従つて低い信号が
Ｃ１０に得られる。もし１つ（もしくは２つの）
入力が０になると、残りの入力は１であり、トラ
ンジスタの少なく共１つが導電し、低い信号がＣ
１０に得られる。 回路１１は信号Ａを受取る入力端子２０にその
陰極が接続され、その陽極がトランジスタＴ１４
のベースに接続されたダイオードＤ１４を含む。
トランジスタＴ１４のエミツタは電圧VRに接続
されておいて、そのベースは抵抗器Ｒ１４を介し
てバイアス電圧VPに接続されている。２つのト
ランジスタＴ１５及びＴ１６は入力端子２１及び
２２（Ｂ及びＣ）に夫々接続されたエミツタ、抵
抗器Ｒ１５を介して電圧VPに接続されたベース
を有する。コレクタはトランジスタＴ１４のコレ
クタと共にノードＣ１１に接続され、抵抗器Ｒ１
６を介して、電圧VPに接続されている。この回
路はノードＣ１１において論理関数BCの結果
を与える。なんとなればＣ１１において論理レベ
ルはＡ＝０、Ｂ＝１及びＣ＝１なる時にのみ高く
なるからである。この場合ダイオードＤ１４は導
通し、３つのトランジスタＴ１４−Ｔ１６はオフ
に転ぜられ、Ｃ１１に高い論理レベルが得れる。
すべての他の場合は、トランジスタの少なく共１
つが導通し、低レベルがＣ１１に与えられる。 回路１２及び１３も同様に具体化される。これ
等の回路はダイオードＤ１４に対応するダイオー
ドＤ１５及びＤ１６、トランジスタＴ１４−Ｔ１
６に対応するトランジスタＴ１７−Ｔ１９及びＴ
２０−Ｔ２２、並びに抵抗器Ｒ１４−Ｒ１６に対
応する抵抗器Ｒ１７−Ｒ１９及びＲ２０−Ｒ２２
を夫々有する。 回路１２において、ダイオードＤ１５の陰極は
入力端子２１(B)に接続され、トランジスタＴ１８
及びＴ１９のエミツタは入力端子２０及び２２に
接続され、従つて論理関数ＡＣの結果がＣ１２
に与えられる。 回路１３において、Ｄ１６の陰極は入力端子２
２(C)に接続され、トランジスタＴ２１及びＴ２２
のエミツタは入力端子２０及び２２（Ａ及びＢ）
に接続され、論理関数ABの結果がＣ１３に与
えられる。 ノードＣ１０−Ｃ１３はトランジスタのベース
Ｔ２３−Ｔ２６に接続され、該トランジスタのエ
ミツタは接地され、そのコレクタは互いに接続さ
れて出力端子２４に接続され、さらに抵抗器Ｒ３
３を介して電圧VPに接続されている。従つて、
これ等のトランジスタは次の関数を遂行し、出力
端子２４において次の結果を与える。 ダイオードとして接続された、そのベース及び
コレクタはトランジスタＴ２３−Ｔ２６の共通の
コレクタに接続されたエミツタ接地トランジスタ
Ｔ２７は第１図のトランジスタＴ７と同一の関数
を遂行する。Ｔ２７は立下り時間を減少する必要
がある。 好ましい実施例において、抵抗器は次の値を有
する。 R10＝R11＝R12＝15KΩ R13＝11KΩ R33＝8KΩ R14＝R17＝R20＝20KΩ R15＝R18＝R21＝23KΩ R16＝R19＝R22＝17KΩ 回路１０中に使用される抵抗器はすべての４つ
の回路中の遅延を等しくするために回路１１−１
３中の値よりも低い値を有する。 基準電圧の値は入力信号の状態に依存して入力
トランジスタＴ１１−Ｔ１４，Ｔ１７，Ｔ２０及
び出力トランジスタＴ２３−Ｔ２６をオフに転じ
る如きものでなければならない。好ましい実施例
において、選択された基準電圧の値は0.35ボルト
である。 次に第３図を参照しつつ、本発明の原理に従う
パリテイ検査回路が説明される。 この回路はそのパリテイが検査されるべき９ビ
ツトの語を受取る第１の論理段を含む。この段は
第１図に示された４つの排他的OR３０，３１及
び３３，３４並びに回路３２より成る。回路３０
は入力ビツト１及び２（B1及びB2）、回路３１は
ビツト３及び４（B3及びB4）、回路３３はビツト
６及び７（B6及びB7）、及び回路３４はビツト８
及び９（B8及びB9）を受取る。回路３２はビツ
ト５（B5）を受取り、その出力にこのビツトの真
値Ｃ及びその補数値を与える真／補数値発生器
である。 第２の論理段は入力として夫々３０及び３１の
出力並びに３３及び３４の出力を受取る２つの排
他的OR回路３５及び３６より成る。３５及び３
６の出力はＡ及びＢと記されている。好ましい実
施例では、これ等の排他的OR回路は入力が等し
い時は０を与え、等しくない時は１信号を与える
単なる比較回路である。 最後の段は回路３５及び３６の出力並びに３２
からの真及び補数値Ｃ及びＣを入力として受取る
排他的OR回路３７より成る。 第４図を参照するに、回路３５及び３６として
使用され得る回路が示されている。第１図に示さ
れた如き回路もこの目的のために使用され得る
が、この段は外部信号を受取らず、その入力レベ
ルが良く限定されているので、回路３５及び３６
は外部信号を受取る入力段の回路と同様な雑音免
疫性を示す必要がない。この結果、極めて簡単で
高速な回路３５及び３６の如き回路が選択され
る。 代表的回路３５もしくは３６が第４図に示され
ている。この回路は回路３５もしくは３６のいず
れに使用されるかに依存して夫々３０及び３１も
しくは３３及び３４の出力に接続される２つの入
力端子Ｅ１及びＥ２より成る。回路は入力端子Ｅ
１及びＥ２に接続されたエミツタを有する２つの
トランジスタＴ４０及びＴ４１を含む。ベースは
抵抗器Ｒ４０及びＲ４１を介してバイアス電圧
VPに接続され、コレクタは抵抗器Ｒ４２を介し
て電圧VPに接続されている。トランジスタＴ４
０のベースはシヨツトキ・ダイオードＤ４０によ
つてＴ４１のエミツタに接続されており、ダイオ
ードＤ４０の陽極がベースに接続されており、そ
の陰極がエミツタに接続されている。同様に、ト
ランジスタＴ４１のベースはシヨツトキ・ダイオ
ードＤ４１によつてトランジスタＴ４０のエミツ
タに接続されている。ダイオードＤ４１の陽極が
ベースに接続され、陰極がエミツタに接続されて
いる。 反転器トランジスタＴ４３はそのベースが共通
のコレクタに接続されている。そのエミツタは接
地され、そのコレクタは抵抗器Ｒ４３を介してバ
イアス電圧VPに接続されている。 回路の出力ＡもしくはＢはトランジスタＴ４３
のコレクタから取出される。 ダイオードとして接続されたトランジスタＴ４
４は高い出力レベルを制限するのに使用されてい
る。このトランジスタはエミツタが接地され、そ
のコレクタはそのベースに及びトランジスタＴ４
３のコレクタに接続されている。このトランジス
タは回路が回路３６として使用される時は最初の
段３７を構成する回路の構造のために省略されな
ければならない。この事は第５図に示された回路
３７の構造に照し合わせて明らかである。しかし
ながら回路３５においては、トランジスタＴ４４
が立下り時間を減少しなけばならない。 第４図の回路は次の如く動作する。端子Ｅ１及
びＥ２に印加される入力レベルが同一である時
は、トランジスタＴ４０及びＴ４１がオフに転ぜ
られる。その結果、トランジスタＴ４３のベース
には高いレベルが得られ、このトランジスタはオ
ンに転ぜられ、出力レベルが低くなる。入力レベ
ルが同一でなければ、トランジスタＴ４０及びＴ
４１のどちらかが導通して、トランジスタＴ４３
がオフに転ぜられ、出力レベルが高くなる。 この回路はＥ１及びＥ２の入力の排他的OR関
数を遂行する。 第５図を参照して、回路３７として使用され得
る回路が説明され得る。明らかに、第２図の回路
が使用され得るが、上述の如く、その入力Ａ、
Ｃ、及びＢは外部信号でなく、従つて限定性の
よいレベルを有するので、雑音に対する良好な免
疫を示す回路を使用する必要はない。 この回路は、信号Ａ、Ｂ及びを受取り、ノー
ドＣ５０に関数 の結果を表わす信号を与える第１の回路、信号
Ａ、Ｂ及びＣを受取り、ノードＣ５１に関数 の結果を表わす信号を供給する第２の回路５１を
含む。出力回路５２は
中での排他的OR回路の使用に関する。 パリテイ検査はデイジタル・データ処理システ
ムの適切な動作を検証するために使用される通常
の手段である。多くのデータ処理システムにおい
ては、ビツトは８ビツト・バイトに配列され、１
個のパリテイ・ビツトが各バイトの８ビツトに付
加され、９ビツトの群が、使用される約束に依存
して偶数もしくは奇数個の１を含んでいる。９ビ
ツトのパリテイは各データ転送動作、メモリ読取
り動作等の後に検査される。 大きなシステムにおいては、従つてこの様な検
査の数は著しいものとなり、検査はデータの処理
を防げない様に出来るだけ急速に遂行される必要
がある。同様に、これ等の回路は全体としてデー
タ処理システムに関連して多くのスペースを取り
すぎてはならない。 背景技法 パリテイ検査回路は一般にIBM Technical
Disclosure Bulletin、Vol.18、No.５、1975年10
月刊、第1411−1421号に説明された如き、排他的
OR回路もしくは排他的回路より成る。 上述の論文に説明された如きパリテイ検査回路
は２入力排他的回路の４段より成る。各段は
若干の遅延を導入するので、この回路によつて遂
行される検査動作は比較的長いプロセスである。 同様に、フランス特許FR−Ａ第2296969号に記
載された型の３入力排他的OR回路網を使用する
事が可能である。しかしながら、３入力排他的
OR回路は多くの素子を必要とする。なんとなれ
ば次の如く書かれる３入力の排他的OR関数
（） ＡＢＣ＝Ａ＋Ｃ＋Ｂ＋ABC は４つのAND回路及び４つのOR回路のみなら
ず、補数値発生回路を必要とし、そのすべてがは
るかに多くの空間を必要とするからである。この
結果、１つの論理段の除去は回路によつて占有さ
れる空間の減少をもたらす。 従つて本発明の目的は少なく共２入力を有し改
良動作特性を示す排他的OR回路を与える事にあ
る。 本発明の他の目的は上述の目的に従う排他的
OR回路を使用して、わずか３段の論理回路を必
要とするパリテイ検査回路を与える事にある。 本発明の２入力排他的OR回路は２進信号Ａ及
びＢが印加される２入力端子、排他的OR関数の
結果ＡＢが得られる出力端子より成る。この回
路は基準電圧発生器、論理関数を遂行し、そ
のエミツタが基準電圧発生器の出力に接続され、
そのコレタクが互いに接続された第１及び第２の
トランジスタ、第１のトランジスタのベースに接
続された電極、入力端子の１つに接続された他の
電極を有する第１のダイオード及び第２のトラン
ジスタのベースに接続された電極、他の入力端子
に接続された他の電極を有する第２のダイオード
より成る第１の回路、論理関数ABを遂行し、そ
のコレタクが互いに接続され、そのエミツタが入
力端子に接続された第２の回路、第１及び第２の
回路の共通の接続点に接続された２入力を有する
第３の回路及び関数 が得られる出力を含む。 ９ビツト入力語のパリテイ表示を発生するのに
使用されるパリテイ検査回路は各入力に語のビツ
トの１つを受取る４つの２入力排他的OR回路よ
り成る第１の段の入力語の残りのビツトを受取
り、第１の出力にその真値を与え、第２の出力に
その補数値を与える真／補数値発生器、なされた
比較の結果を反転し、第１のものは上記第１及び
第２の排他的OR回路の出力を比較し、第２のも
のは第３及び第４の排他的OR回路の出力を比較
する２つの比較装置より成る第２の段、比較装置
の出力及び真／補数値発生器によつて与えられる
真／補数値から誘導される上記パリテイの表示を
発生する第３の段より成る。 第１図の排他的OR回路は入力１及び２に印加
される信号Ａ及びＢを使用し論理関数から生
成する２進信号をノードＣ１に与えるトランジス
タＴ１及びＴ２の第１の対及び２つのシヨツト
キ・ダイオードＤ１及びＤ２、並びにノードＣ２
に論理関数ABから生ずる２進信号を与えるトラ
ンジスタＴ４及びＴ５の他の対より成る。ノード
Ｃ１及びＣ２に得られる信号は２つのトランジス
タＴ３及びＴ６より成り、出力３にＡ＋＋
Ｂ、即ち排他的OR関数ＡＢに等しい論理関数 から生ずる２進信号を与える回路に送られる。入
力信号Ａ及びＢはダイオードＤ１及びＤ２の陰極
に夫々印加される。これ等のダイオードの陽極は
夫々トランジスタＴ１及びＴ２のベースに接続さ
れている。トランジスタＴ１及びＴ２のベースは
同様に夫々抵抗器Ｒ１及びＲ２を介してバイアス
電圧VPに接続されている。トランジスタＴ１及
びＴ２のエミツタはVPよりも低い値の電圧VR
に供給される基準電圧発生器４に接続されてい
る。両コレクタはノードＣ１に接続され、Ｃ１は
抵抗器Ｒ３を介してバイアス電圧VPに接続され
ている。 入力信号は同様にトランジスタＴ４及びＴ５の
エミツタに印加され、その両ベースは抵抗器Ｒ４
を介して電圧VPに接続されている。両コレクタ
はそれ自身Ｃ２に、抵抗器Ｒ５を介してVPに接
続されている。 ノードＣ１及びＣ２は夫々トランジスタＴ３及
びＴ６のベースに接続されている。これ等のトラ
ンジスタのエミツタは接地されており、両コレク
タは出力３に接続されている。抵抗器Ｒ６はトラ
ンジスタＴ３及びＴ６のコレクタを電圧VPに接
続する。ダイオードとして接続され及びそのベー
ス及びコレクタが共に出力３に接続されたエミツ
タ接地トランジスタＴ７が出力信号の立下り時間
を減少するのに使用される。 適切な基準電圧発生器は第１図に１列として示
されている。この様な発生器は２つのトランジス
タＴ８及びＴ９並びに３つの抵抗器Ｒ７，Ｒ８，
Ｒ９より成る。Ｔ８はダイオードとして接続さ
れ、Ｔ９はコレクタ−ベースのフイードバツクを
有するエミツタ接地増幅器として接続されてい
る。トランジスタＴ８のコレクタ及びベースは抵
抗器Ｒ７を経て電圧VPに並びにそのエミツタは
発生器の出力６に接続されている。抵抗器Ｒ８及
びＲ９はトランジスタＴ８及びＴ９のコレクタ間
に直列に接続されている。これ等の抵抗器に共通
のノードはトランジスタＴ９のベースに接続さ
れ、そのコレクタは端子６に接続されている。端
子６の電圧VRは次の如く表現される。 VR＝VBE（T9）−R9VBE（T8）／（R8＋R9）
ここでVBE（T9）及びVBE（T8）は夫々トラン
ジスタT9及びT8のエミツタ−ベース電圧であ
る。 好ましい実施例において、抵抗器及び電圧は次
の如き値を有する。 R1＝R2＝13KΩ R3＝7.5KΩ R4＝15KΩ R5＝R9＝11KΩ R6＝8KΩ R7＝5KΩ R8＝6KΩ及び VP＝1.7ボルト VR＝0.35ボルト 第１図に示された回路においては入力の一方も
しくは両方が１である時はノードＣ１には低い２
進信号が発生され、両入力が共に０の時に高い信
号が与えられる。この結果、Ｃ１の論理レベルは
関数の結果を表わす。 Ａ及びＢが共に１である時にノードＣ２には高
い２進信号が発生され、Ａ及びＢが共に０か、も
しくはＡ＝０、Ｂ＝１もしくはＡ＝１、Ｂ＝０な
らば低い信号がこのノードに得られる。従つて、
Ｃ２における論理レベルは関数ABの結果を表わ
す。 もしＡ＝１及びＢ＝１ならば ダイオードＤ１及びＤ２はオフに転ぜられ、ト
ランジスタＴ１及びＴ２は導通し、トランジスタ
Ｔ４及びＴ５はオフに転ぜられ、高い論理レベル
がＣ２に得られる。 低信号がＣ１に与えられ、高信号がＣ２に与え
られるのでトランジスタが導通する。従つて０即
ちＡＢを表わす低信号が出力３に得られる。 もしＡ＝０及びＢ＝０ならば ダイオードＤ１及びＤ２が導通し、トランジス
タＴ１及びＴ２がオフに転ぜられ、高信号がＣ１
に与えられる。トランジスタＴ４及びＴ５は導通
し、低信号がＣ２に得られる。 これ等の条件の下に、トランジスタＴ３が導通
し、トランジスタＴ６がオフに転ぜられ、０を表
わす低信号、即ちＡＢが出力３に得られる。 もしＡ＝１及びＢ＝０ならば ダイオードＤ１がオフに転ぜられ、トランジス
タＴ１が導通する。ダイオードＤ２が導通し、ト
ランジスタＴ２がオフに転じ、低信号がＣ１に与
えられる。トランジスタＴ４はオフに転ぜられ、
トランジスタＴ５が導通し、低信号がＣ２に得ら
れる。 これ等の条件の下に、トランジスタＴ３及びＴ
６はオフに転ぜられ、１を表わす高信号、即ちＡ
Ｂが出力３に得られる。 もしＡ＝０及びＢ＝１ならば ダイオードが導通し、トランジスタＴ１がオフ
に転ぜられる。ダイオードがオフに転ぜられ、ト
ランジスタＴ２が導通する。低信号がＣ１に得ら
れる。トランジスタＴ４が導通し、トランジスタ
Ｔ５はオフに転ぜられ、低い信号がＣ２に得られ
る。これ等の条件の下に、トランジスタＴ３及び
Ｔ６はオフに転ぜられ、従つて１即ちＡＢを表
わす信号が出力３に得られる。 ２入力間の比較にトランジスタもしくはシヨツ
トキ障壁ダイオードを使用する最も簡単な型の通
常の回路と異なり、第１図に示した回路の利点は
一方の入力の閾値が他の入力のDCレベルに依存
しない点にある。この事はＴ２Ｌ族の集積回路に
おいては、低DC信号レベルは回路の負荷及び集
積方法に依存して0.2乃至0.4ボルトの範囲に存在
する事が知られているので著しい利点がある。こ
の事は回路によつて導入される遅延に悪影響を与
える。なんとなれば２入力の信号レベルは互いに
独立しているからである。この欠点は比較が基準
電圧に関連して行われる本発明の回路には存在し
ない。従つて入力の１つにおける閾値は他の入力
のDCレベルに依存しないので、入力雑音に対す
る免疫性の改良が達成される。 同様に、本発明の回路においては、入力信号の
補数値は必要とされず、基本的論理回路の数は４
つのNANDゲートを必要とする論理回路より成
る従来の技法の排他的OR回路と比較して著しく
減少される。 さらに、本発明の回路によつて消費される電力
は低く、排他的OR回路自体では0.8ｍＷの程度及
び基準電圧発生器においては0.18ｍＷの程度であ
る。回路によつて導入される遅延は1.7n秒の程度
である。もしいくつかの排他的OR回路が同一基
準電圧を共有するならば特に高密度で達成され
る。 同様に、本発明の回路の原理は３入力以上より
成る回路を与える様に拡大され得る。例えば３入
力回路は第２図に示されている。第２図の回路は
次の式に従つてＡＢＣを遂行する。 回路は入力信号Ａ、Ｂ、Ｃを受取り、夫々関数
Ａ、BC、ＡＣ及びABの結果を与え
る回路１０，１１，１２及び１３より成る。異な
る入力信号が印加されるとはいえ、回路１１，１
２及び１３は同一である。 回路１０は夫々信号Ａ、Ｂ及びＣを受取る回路
の入力端子２０，２１及び２２に接続された陰極
を有するダイオードＤ１１，Ｄ１２及びＤ１３を
含む。陽極は夫々トランジスタＴ１１，Ｔ１２及
びＴ１３のベースに接続され、そのエミツタは互
いに端子２３に接続されている。端子２３には基
準電圧VRが印加される。トランジスタＴ１１，
Ｔ１２及びＴ１３のベースは抵抗器Ｒ１０，Ｒ１
１及びＲ１２を介してバイアス電圧VPに接続さ
れている。そのコレタクは抵抗器Ｒ１３を介して
電極VPに接続されているノードＣ１０に接続さ
れている。 この構造において、論理関数、、の結果
を表わす論理レベルがノードＣ１０に発生される
事は明らかであろう。もしＡ、Ｂ及びＣが０なら
ば、ダイオードＤ１１−Ｄ１３は導通される。こ
の結果、トランジスタはオフに転ぜられ、高い信
号がノードＣ１０に得られる。もしすべての３入
力が１であるならば、ダイオードはオフに転ぜら
れ、トランジスタは導通する。従つて低い信号が
Ｃ１０に得られる。もし１つ（もしくは２つの）
入力が０になると、残りの入力は１であり、トラ
ンジスタの少なく共１つが導電し、低い信号がＣ
１０に得られる。 回路１１は信号Ａを受取る入力端子２０にその
陰極が接続され、その陽極がトランジスタＴ１４
のベースに接続されたダイオードＤ１４を含む。
トランジスタＴ１４のエミツタは電圧VRに接続
されておいて、そのベースは抵抗器Ｒ１４を介し
てバイアス電圧VPに接続されている。２つのト
ランジスタＴ１５及びＴ１６は入力端子２１及び
２２（Ｂ及びＣ）に夫々接続されたエミツタ、抵
抗器Ｒ１５を介して電圧VPに接続されたベース
を有する。コレクタはトランジスタＴ１４のコレ
クタと共にノードＣ１１に接続され、抵抗器Ｒ１
６を介して、電圧VPに接続されている。この回
路はノードＣ１１において論理関数BCの結果
を与える。なんとなればＣ１１において論理レベ
ルはＡ＝０、Ｂ＝１及びＣ＝１なる時にのみ高く
なるからである。この場合ダイオードＤ１４は導
通し、３つのトランジスタＴ１４−Ｔ１６はオフ
に転ぜられ、Ｃ１１に高い論理レベルが得れる。
すべての他の場合は、トランジスタの少なく共１
つが導通し、低レベルがＣ１１に与えられる。 回路１２及び１３も同様に具体化される。これ
等の回路はダイオードＤ１４に対応するダイオー
ドＤ１５及びＤ１６、トランジスタＴ１４−Ｔ１
６に対応するトランジスタＴ１７−Ｔ１９及びＴ
２０−Ｔ２２、並びに抵抗器Ｒ１４−Ｒ１６に対
応する抵抗器Ｒ１７−Ｒ１９及びＲ２０−Ｒ２２
を夫々有する。 回路１２において、ダイオードＤ１５の陰極は
入力端子２１(B)に接続され、トランジスタＴ１８
及びＴ１９のエミツタは入力端子２０及び２２に
接続され、従つて論理関数ＡＣの結果がＣ１２
に与えられる。 回路１３において、Ｄ１６の陰極は入力端子２
２(C)に接続され、トランジスタＴ２１及びＴ２２
のエミツタは入力端子２０及び２２（Ａ及びＢ）
に接続され、論理関数ABの結果がＣ１３に与
えられる。 ノードＣ１０−Ｃ１３はトランジスタのベース
Ｔ２３−Ｔ２６に接続され、該トランジスタのエ
ミツタは接地され、そのコレクタは互いに接続さ
れて出力端子２４に接続され、さらに抵抗器Ｒ３
３を介して電圧VPに接続されている。従つて、
これ等のトランジスタは次の関数を遂行し、出力
端子２４において次の結果を与える。 ダイオードとして接続された、そのベース及び
コレクタはトランジスタＴ２３−Ｔ２６の共通の
コレクタに接続されたエミツタ接地トランジスタ
Ｔ２７は第１図のトランジスタＴ７と同一の関数
を遂行する。Ｔ２７は立下り時間を減少する必要
がある。 好ましい実施例において、抵抗器は次の値を有
する。 R10＝R11＝R12＝15KΩ R13＝11KΩ R33＝8KΩ R14＝R17＝R20＝20KΩ R15＝R18＝R21＝23KΩ R16＝R19＝R22＝17KΩ 回路１０中に使用される抵抗器はすべての４つ
の回路中の遅延を等しくするために回路１１−１
３中の値よりも低い値を有する。 基準電圧の値は入力信号の状態に依存して入力
トランジスタＴ１１−Ｔ１４，Ｔ１７，Ｔ２０及
び出力トランジスタＴ２３−Ｔ２６をオフに転じ
る如きものでなければならない。好ましい実施例
において、選択された基準電圧の値は0.35ボルト
である。 次に第３図を参照しつつ、本発明の原理に従う
パリテイ検査回路が説明される。 この回路はそのパリテイが検査されるべき９ビ
ツトの語を受取る第１の論理段を含む。この段は
第１図に示された４つの排他的OR３０，３１及
び３３，３４並びに回路３２より成る。回路３０
は入力ビツト１及び２（B1及びB2）、回路３１は
ビツト３及び４（B3及びB4）、回路３３はビツト
６及び７（B6及びB7）、及び回路３４はビツト８
及び９（B8及びB9）を受取る。回路３２はビツ
ト５（B5）を受取り、その出力にこのビツトの真
値Ｃ及びその補数値を与える真／補数値発生器
である。 第２の論理段は入力として夫々３０及び３１の
出力並びに３３及び３４の出力を受取る２つの排
他的OR回路３５及び３６より成る。３５及び３
６の出力はＡ及びＢと記されている。好ましい実
施例では、これ等の排他的OR回路は入力が等し
い時は０を与え、等しくない時は１信号を与える
単なる比較回路である。 最後の段は回路３５及び３６の出力並びに３２
からの真及び補数値Ｃ及びＣを入力として受取る
排他的OR回路３７より成る。 第４図を参照するに、回路３５及び３６として
使用され得る回路が示されている。第１図に示さ
れた如き回路もこの目的のために使用され得る
が、この段は外部信号を受取らず、その入力レベ
ルが良く限定されているので、回路３５及び３６
は外部信号を受取る入力段の回路と同様な雑音免
疫性を示す必要がない。この結果、極めて簡単で
高速な回路３５及び３６の如き回路が選択され
る。 代表的回路３５もしくは３６が第４図に示され
ている。この回路は回路３５もしくは３６のいず
れに使用されるかに依存して夫々３０及び３１も
しくは３３及び３４の出力に接続される２つの入
力端子Ｅ１及びＥ２より成る。回路は入力端子Ｅ
１及びＥ２に接続されたエミツタを有する２つの
トランジスタＴ４０及びＴ４１を含む。ベースは
抵抗器Ｒ４０及びＲ４１を介してバイアス電圧
VPに接続され、コレクタは抵抗器Ｒ４２を介し
て電圧VPに接続されている。トランジスタＴ４
０のベースはシヨツトキ・ダイオードＤ４０によ
つてＴ４１のエミツタに接続されており、ダイオ
ードＤ４０の陽極がベースに接続されており、そ
の陰極がエミツタに接続されている。同様に、ト
ランジスタＴ４１のベースはシヨツトキ・ダイオ
ードＤ４１によつてトランジスタＴ４０のエミツ
タに接続されている。ダイオードＤ４１の陽極が
ベースに接続され、陰極がエミツタに接続されて
いる。 反転器トランジスタＴ４３はそのベースが共通
のコレクタに接続されている。そのエミツタは接
地され、そのコレクタは抵抗器Ｒ４３を介してバ
イアス電圧VPに接続されている。 回路の出力ＡもしくはＢはトランジスタＴ４３
のコレクタから取出される。 ダイオードとして接続されたトランジスタＴ４
４は高い出力レベルを制限するのに使用されてい
る。このトランジスタはエミツタが接地され、そ
のコレクタはそのベースに及びトランジスタＴ４
３のコレクタに接続されている。このトランジス
タは回路が回路３６として使用される時は最初の
段３７を構成する回路の構造のために省略されな
ければならない。この事は第５図に示された回路
３７の構造に照し合わせて明らかである。しかし
ながら回路３５においては、トランジスタＴ４４
が立下り時間を減少しなけばならない。 第４図の回路は次の如く動作する。端子Ｅ１及
びＥ２に印加される入力レベルが同一である時
は、トランジスタＴ４０及びＴ４１がオフに転ぜ
られる。その結果、トランジスタＴ４３のベース
には高いレベルが得られ、このトランジスタはオ
ンに転ぜられ、出力レベルが低くなる。入力レベ
ルが同一でなければ、トランジスタＴ４０及びＴ
４１のどちらかが導通して、トランジスタＴ４３
がオフに転ぜられ、出力レベルが高くなる。 この回路はＥ１及びＥ２の入力の排他的OR関
数を遂行する。 第５図を参照して、回路３７として使用され得
る回路が説明され得る。明らかに、第２図の回路
が使用され得るが、上述の如く、その入力Ａ、
Ｃ、及びＢは外部信号でなく、従つて限定性の
よいレベルを有するので、雑音に対する良好な免
疫を示す回路を使用する必要はない。 この回路は、信号Ａ、Ｂ及びを受取り、ノー
ドＣ５０に関数 の結果を表わす信号を与える第１の回路、信号
Ａ、Ｂ及びＣを受取り、ノードＣ５１に関数 の結果を表わす信号を供給する第２の回路５１を
含む。出力回路５２は
【式】もしくは
を遂行する。
回路５０は３つのトランジスタＴ５０−Ｔ５２
及び２つのシヨツトキ・ダイオードＤ５０及びＤ
５１を含む。ダイオードＤ５０及びＤ５１並びに
抵抗器Ｒ５０−Ｒ５２に関連するトランジスタＴ
５０及びＴ５１は第４図の回路におけるが如く接
続される。即ち信号Ａ及びは夫々Ｔ５０及びＴ
５１のエミツタに供給される。 従つて回路はトランジスタＴ５０及びＴ５１の
共通コレクタから関数Ａの補数をノードＣ５
０に与える。 トランジスタＴ５２はそのエミツタに信号Ｂを
受取り、ベースは抵抗器Ｒ５６を介してバイアス
電圧VPに接続され、他方コレクタはノードＣ５
０に接続されている。この事はこのノードに関数 の結果を得る事を可能にする。 もしＢ＝０ならば、トランジスタＴ５２が導通
し、ノードＣ５０には、 の結果に拘らず、低電圧が存在する。もしＢ＝１
ならば、トランジスタＴ５２がオフに転じ、Ｃ５
０に得られるレベルは の結果に依存する。 回路５１は３つのトランジスタＤ５３−Ｔ５５
並びに２つのシヨツトキ・ダイオードＤ５４及び
Ｄ５５を含む。ダイオードＤ５４及びＤ５５並び
に抵抗器Ｒ５３−Ｒ５５に関連するトランジスタ
Ｔ５４及びＴ５５は第４図に示されている如く接
続されている。即ち信号ＡはＴ５４のエミツタに
印加され、Ｔ５５は信号Ｃを受取る。 この結果、回路はノードＣ５１にトランジスタ
Ｔ５４及びＴ５５の共通コレクタから取出される
関数 の結果を与える。 トランジスタＴ５３はそのベースに信号Ｂを受
取り、他方そのエミツタは大地に接続され、コレ
クタはノードＣ５１に接続されている。 この事はこのノードに関数 （） の結果が得られる事を示している。 もしＢ＝０ならば、トランジスタＴ５３はオフ
に転ぜられ、Ｃ５０に得られるレベルは の結果に依存する。 しかしながら、もしＢ＝１ならば、トランジス
タＴ５３は導通し、低レベルがの結果に係
らず、Ｃ５１に得られる。 回路５２はこれ等のコレクタが共に出力Ｓに接
続されたトランジスタＴ５６及びＴ５７より成
る。そのエミツタは接地され、そのコレクタは抵
抗器Ｒ５７を介してバイアス電圧VPが互いに接
続されている。この回路は出力Ｓに関数 の結果を与える。 この３入力排他的OR回路は極めて簡単であ
る。この回路は少数の素子より成り、従つて極め
て少数の量を必要とする。回路は極めて高速であ
り、最悪の場合でも２つのトランジスタの相次ぐ
スイツチング時間に対応する。十分な電力（1.6
ｍＷ）を使用する事によつて2n秒の程度の遅延
が得られる。好ましい実施例においては、抵抗器
は次の値を有する。 R40＝R41＝R50＝R51＝R54＝R55＝R56＝11K
Ω R43＝R52＝R53＝4KΩ R43＝R57＝8KΩ 第６図を参照するに、第３図の回路３２と同様
に有利に使用される真／補数値発生器が示されて
いる。 発生器は３つのトランジスタＴ６０−Ｔ６２よ
り成る。信号B5はトランジスタＴ６０のエミツ
タに印加される。Ｔ６０のベースは抵抗器Ｒ６０
を介してバイアス電圧VPに接続され、コレクタ
はトランジスタＴ６１のベースに接続され、抵抗
器Ｒ６１を介して電圧VPに接続されている。 トランジスタＴ６１はエミツタが接地されてお
り、他方コレクタは抵抗器Ｒ６２を介して電圧
VPに接続され、出力及びトランジスタＴ６２
のベースに接続される。トランジスタＴ６２のエ
ミツタは接地されており、他方そのコレクタは抵
抗器Ｒ６３を介して電圧VPに及び出力Ｃに接続
されている。 この回路は次の様に動作する。 もしB5が低レベル（０）にあると、トランジ
スタＴ６０がオンに転ぜられ、トランジスタＴ６
１をオフに転じトランジスタＴ６２はオンに転ず
る。従つてにある論理レベルが高くなり、B5
の補数が表示される。他方低（０）論理レベルが
Ｃに得られる。 もしB5が高レベル(1)にあるとトランジスタＴ
６０はオフに転ぜられ、トランジスタＴ６１をオ
ンに転じ、トランジスタＴ６２をオフに転じて、
Ｃにおける論理レベルは低く（０）になり、Ｃの
論理レベルは高く(1)なる。 第３図に示された如き回路はパリテイ・ビツト
を発生するのに使用され得る。この目的のため
に、必要とされるすべての事はビツトB5を０も
しくは１にセツトし、バイトの８ビツトを他の入
力に印加する事である。B5が０にセツトされる
か１にセツトされるかは専ら所望の出力の位相に
依存する。この事は単一の型の回路がパリテイ・
ビツト発生器及びパリテイ検査回路を実現するの
に使用される事を可能にする。 しかしながら、パリテイ・ビツト発生器は４つ
の入力排他的OR回路３０，３１，３３，３４並
びに回路３５及び３６のみを使用し、回路３７を
第４図に示されたものと同一の回路と置換する事
によつて容易に与えられる事は明らかであろう。
及び２つのシヨツトキ・ダイオードＤ５０及びＤ
５１を含む。ダイオードＤ５０及びＤ５１並びに
抵抗器Ｒ５０−Ｒ５２に関連するトランジスタＴ
５０及びＴ５１は第４図の回路におけるが如く接
続される。即ち信号Ａ及びは夫々Ｔ５０及びＴ
５１のエミツタに供給される。 従つて回路はトランジスタＴ５０及びＴ５１の
共通コレクタから関数Ａの補数をノードＣ５
０に与える。 トランジスタＴ５２はそのエミツタに信号Ｂを
受取り、ベースは抵抗器Ｒ５６を介してバイアス
電圧VPに接続され、他方コレクタはノードＣ５
０に接続されている。この事はこのノードに関数 の結果を得る事を可能にする。 もしＢ＝０ならば、トランジスタＴ５２が導通
し、ノードＣ５０には、 の結果に拘らず、低電圧が存在する。もしＢ＝１
ならば、トランジスタＴ５２がオフに転じ、Ｃ５
０に得られるレベルは の結果に依存する。 回路５１は３つのトランジスタＤ５３−Ｔ５５
並びに２つのシヨツトキ・ダイオードＤ５４及び
Ｄ５５を含む。ダイオードＤ５４及びＤ５５並び
に抵抗器Ｒ５３−Ｒ５５に関連するトランジスタ
Ｔ５４及びＴ５５は第４図に示されている如く接
続されている。即ち信号ＡはＴ５４のエミツタに
印加され、Ｔ５５は信号Ｃを受取る。 この結果、回路はノードＣ５１にトランジスタ
Ｔ５４及びＴ５５の共通コレクタから取出される
関数 の結果を与える。 トランジスタＴ５３はそのベースに信号Ｂを受
取り、他方そのエミツタは大地に接続され、コレ
クタはノードＣ５１に接続されている。 この事はこのノードに関数 （） の結果が得られる事を示している。 もしＢ＝０ならば、トランジスタＴ５３はオフ
に転ぜられ、Ｃ５０に得られるレベルは の結果に依存する。 しかしながら、もしＢ＝１ならば、トランジス
タＴ５３は導通し、低レベルがの結果に係
らず、Ｃ５１に得られる。 回路５２はこれ等のコレクタが共に出力Ｓに接
続されたトランジスタＴ５６及びＴ５７より成
る。そのエミツタは接地され、そのコレクタは抵
抗器Ｒ５７を介してバイアス電圧VPが互いに接
続されている。この回路は出力Ｓに関数 の結果を与える。 この３入力排他的OR回路は極めて簡単であ
る。この回路は少数の素子より成り、従つて極め
て少数の量を必要とする。回路は極めて高速であ
り、最悪の場合でも２つのトランジスタの相次ぐ
スイツチング時間に対応する。十分な電力（1.6
ｍＷ）を使用する事によつて2n秒の程度の遅延
が得られる。好ましい実施例においては、抵抗器
は次の値を有する。 R40＝R41＝R50＝R51＝R54＝R55＝R56＝11K
Ω R43＝R52＝R53＝4KΩ R43＝R57＝8KΩ 第６図を参照するに、第３図の回路３２と同様
に有利に使用される真／補数値発生器が示されて
いる。 発生器は３つのトランジスタＴ６０−Ｔ６２よ
り成る。信号B5はトランジスタＴ６０のエミツ
タに印加される。Ｔ６０のベースは抵抗器Ｒ６０
を介してバイアス電圧VPに接続され、コレクタ
はトランジスタＴ６１のベースに接続され、抵抗
器Ｒ６１を介して電圧VPに接続されている。 トランジスタＴ６１はエミツタが接地されてお
り、他方コレクタは抵抗器Ｒ６２を介して電圧
VPに接続され、出力及びトランジスタＴ６２
のベースに接続される。トランジスタＴ６２のエ
ミツタは接地されており、他方そのコレクタは抵
抗器Ｒ６３を介して電圧VPに及び出力Ｃに接続
されている。 この回路は次の様に動作する。 もしB5が低レベル（０）にあると、トランジ
スタＴ６０がオンに転ぜられ、トランジスタＴ６
１をオフに転じトランジスタＴ６２はオンに転ず
る。従つてにある論理レベルが高くなり、B5
の補数が表示される。他方低（０）論理レベルが
Ｃに得られる。 もしB5が高レベル(1)にあるとトランジスタＴ
６０はオフに転ぜられ、トランジスタＴ６１をオ
ンに転じ、トランジスタＴ６２をオフに転じて、
Ｃにおける論理レベルは低く（０）になり、Ｃの
論理レベルは高く(1)なる。 第３図に示された如き回路はパリテイ・ビツト
を発生するのに使用され得る。この目的のため
に、必要とされるすべての事はビツトB5を０も
しくは１にセツトし、バイトの８ビツトを他の入
力に印加する事である。B5が０にセツトされる
か１にセツトされるかは専ら所望の出力の位相に
依存する。この事は単一の型の回路がパリテイ・
ビツト発生器及びパリテイ検査回路を実現するの
に使用される事を可能にする。 しかしながら、パリテイ・ビツト発生器は４つ
の入力排他的OR回路３０，３１，３３，３４並
びに回路３５及び３６のみを使用し、回路３７を
第４図に示されたものと同一の回路と置換する事
によつて容易に与えられる事は明らかであろう。
第１図は本発明に従う２入力排他的OR回路を
示す。第２図は第１図の回路に使用された原理に
従う３入力排他的OR回路を示す。第３図は本発
明に従う排他的OR回路を組込んだパリテイ検査
回路を示す。第４図は第３図の回路３５及び３６
として使用され得る回路を示した図である。第５
図は第３図の回路３７として使用され得る回路を
示した図である。第６図は第３図の回路３２とし
て使用され得る真／補数値発生器を示した図であ
る。 １，２……入力端子、３……出力端子、４……
基準電圧発生器。
示す。第２図は第１図の回路に使用された原理に
従う３入力排他的OR回路を示す。第３図は本発
明に従う排他的OR回路を組込んだパリテイ検査
回路を示す。第４図は第３図の回路３５及び３６
として使用され得る回路を示した図である。第５
図は第３図の回路３７として使用され得る回路を
示した図である。第６図は第３図の回路３２とし
て使用され得る真／補数値発生器を示した図であ
る。 １，２……入力端子、３……出力端子、４……
基準電圧発生器。
Claims (1)
- 【特許請求の範囲】 １ ２つの入力端子１，２に印加される２進信号
Ａ及びＢの排他的OR関数ＡＢを出力端子３に
発生する排他的OR回路であつて、 (a) 第１の出力端子CIと、 (b) コレクタを上記出力端子CIに接続された第
１のトランジスタＴ１と、 (c) コレクタを上記出力端子Ｃ１に接続された第
２のトランジスタＴ２と、 (d) 第２の出力端子Ｃ２と、 (e) コレクタを上記出力端子Ｃ２に接続されエミ
ツタを上記入力端子１に接続された第３のトラ
ンジスタＴ４と、 (f) コレクタを上記出力端子Ｃ２に接続されたエ
ミツタを上記入力端子２に接続された第４のト
ランジスタＴ５と、 (g) 上記第１のトランジスタのベースから上記入
力端子１へ順方向となるように接続された第１
のダイオードＤ１と、 (h) 上記第２のトランジスタのベースから上記入
力端子２へ順方向となるように接続された第１
のダイオードＤ２と、 (i) 上記第１乃至第４のトランジスタのベース及
びコレクタに接続された正のバイアス電源VP
と、 (j) 上記第１及び第２の入力端子の電圧レベルに
応じて上記第１の出力端子Ｃ１に信号・を
与えるように上記第１及び第２のトランジスタ
のエミツタに接続された基準電源VRと、 (k) 上記第１及び第２の出力端子Ｃ１，Ｃ２の信
号を入力してそれらのNOR出力を与える出力
回路Ｔ３，Ｔ６とを具備する、排他的OR回
路。 ２ ３つの入力端子２０，２１，２２に印加され
る２進信号Ａ、Ｂ、Ｃの排他的OR関数ＡＢ
Ｃの結果を出力端子２４に発生する排他的OR回
路であつて、 (a) 第１乃至第４の出力端子Ｃ１０，Ｃ１１，Ｃ
１２，Ｃ１４と、 (b) 基準電源VRと、 (c) コレクタを上記第１の出力端子Ｃ１０に接続
され、エミツタを上記基準電源VRに接続さ
れ、ベースを正のバイアス電源VPに接続され
た第１乃至第３のトランジスタＴ１１，Ｔ１
２，Ｔ１３と上記第１乃至第３のトランジスタ
のベースから上記入力端子２０，２１，２２へ
順方向となるようにそれぞれ接続された第１乃
至第３のダイオードＤ１１，Ｄ１２，Ｄ１３と
を有し、以て上記第１の出力端子Ｃ１０に信号
Ａ・・を与える第１の回路と、 (d) コレクタを上記第２の出力端子Ｃ１１に接続
され、エミツタを上記基準電源VRに接続さ
れ、ベースを正のバイアス電源VPに接続され
た第４のトランジスタＴ１４と、コレクタを上
記第２の出力端子Ｃ１１に接続され、エミツタ
を上記入力端子２１に接続され、ベースを正の
バイアス電源VPに接続された第５のトランジ
スタＴ１５と、コレクタを上記第２の出力端子
Ｃ１１に接続され、エミツタを上記入力端子２
２に接続され、ベースを正のバイアス電源VP
に接続された第５のトランジスタＴ１６と、上
記第４のトランジスタのベースから上記入力端
子２０へ順方向となるように接続された第４の
ダイオードとを有し、以て上記第２の出力端子
Ｃ１１に信号・Ｂ・Ｃを与える第２の回路
と、 (e) コレクタを上記第３の出力端子Ｃ１２に接続
され、エミツタを上記基準電源VRに接続さ
れ、ベースを正のバイアス電源VPに接続され
た第７のトランジスタＴ１７と、コレクタを上
記第３の出力端子Ｃ１２に接続され、エミツタ
を上記入力端子２０に接続され、ベースを正の
バイアス電源VPに接続された第８のトランジ
スタＴ１８と、コレクタを上記第３の出力端子
Ｃ１２に接続され、エミツタを上記入力端子２
２に接続され、ベースを正のバイアス電源VP に接続された第５のトランジスタＴ１９と、上
記第７のトランジスタのベースから上記入力端
子２１へ順方向となるように接続された第５の
ダイオードとを有し、以て上記第３の出力端子
Ｃ１２に信号Ａ・・Ｃを与える第３の回路
と、 (f) コレクタを上記第４の出力端子Ｃ１３に接続
され、エミツタを上記基準電源VRに接続さ
れ、ベースを正のバイアス電源VPに接続され
た第10のトランジスタＴ２０と、コレクタを上
記第４の出力端子Ｃ１３に接続され、エミツタ
を上記入力端子２０に接続され、ベースを正の
バイアス電源VPに接続された第11のトランジ
スタＴ２１と、コレクタを上記第４の出力端子
Ｃ１３に接続され、エミツタを上記入力端子２
１に接続され、ベースを正のバイアス電源VP
に接続された第12のトランジスタＴ２２と、上
記第10のトランジスタのベースから上記入力端
子２２へ順方向となるように接続された第６の
ダイオードとを有し、以て上記第４の出力端子
Ｃ１３に信号Ａ・Ｂ・を与える第４の回路
と、 (g) 上記第１乃至第４の出力端子Ｃ１０，Ｃ１
１，Ｃ１２，Ｃ１３の信号を入力してそれらの
NOR出力を与える出力回路Ｔ２３，Ｔ２４，
Ｔ２５，Ｔ２６とを具備する、 排他的OR回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR81430020.8 | 1981-06-25 | ||
| EP81430020A EP0068059B1 (fr) | 1981-06-25 | 1981-06-25 | Circuit ou exclusif et circuit de vérification de parité l'incorporant |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583426A JPS583426A (ja) | 1983-01-10 |
| JPH0129329B2 true JPH0129329B2 (ja) | 1989-06-09 |
Family
ID=8188592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081718A Granted JPS583426A (ja) | 1981-06-25 | 1982-05-17 | 排他的ｏｒ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4430737A (ja) |
| EP (1) | EP0068059B1 (ja) |
| JP (1) | JPS583426A (ja) |
| DE (1) | DE3169024D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4749887A (en) * | 1987-06-22 | 1988-06-07 | Ncr Corporation | 3-input Exclusive-OR gate circuit |
| US4888499A (en) * | 1988-10-19 | 1989-12-19 | Ncr Corporation | Three input exclusive OR-NOR gate circuit |
| EP0563130B1 (en) * | 1990-12-21 | 1995-07-12 | Minnesota Mining And Manufacturing Company | Two-channel xor bar code and optical reader |
| US6760880B1 (en) | 1998-09-10 | 2004-07-06 | Ceva D.S.P. Ltd. | Scalar product and parity check |
| US6493847B1 (en) * | 1999-06-15 | 2002-12-10 | Applied Micro Circuits Corporation | Sonet B2 parity byte calculation method and apparatus |
| KR100604873B1 (ko) | 2004-06-24 | 2006-07-31 | 삼성전자주식회사 | 레지스터 비트값 오류를 인식하여 리프레쉬하는 비트리프레쉬 회로, 이를 구비한 집적회로 장치 및 그 방법 |
| TWI511116B (zh) * | 2006-10-17 | 2015-12-01 | Semiconductor Energy Lab | 脈衝輸出電路、移位暫存器及顯示裝置 |
| US8239745B2 (en) * | 2009-06-02 | 2012-08-07 | Freescale Semiconductor, Inc. | Parity data encoder for serial communication |
| US9171842B2 (en) | 2012-07-30 | 2015-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Sequential circuit and semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3309666A (en) | 1958-10-22 | 1967-03-14 | Ncr Co | Transistorized parity bit generating and checking circuit |
| US3129406A (en) | 1960-02-29 | 1964-04-14 | United Aircraft Corp | Digital signal comparison circuit |
| NL7007842A (ja) | 1969-06-09 | 1970-12-11 | ||
| JPS5149B2 (ja) * | 1972-09-05 | 1976-01-05 | ||
| FR2296969A1 (fr) * | 1974-12-31 | 1976-07-30 | Ibm France | Nouvelle organisation logique pour effectuer le test de parite d'un octet binaire et dispositif en resultant |
| US4069428A (en) * | 1976-09-02 | 1978-01-17 | International Business Machines Corporation | Transistor-transistor-logic circuit |
| US4328435A (en) | 1979-12-28 | 1982-05-04 | International Business Machines Corporation | Dynamically switchable logic block for JK/EOR functions |
-
1981
- 1981-06-25 DE DE8181430020T patent/DE3169024D1/de not_active Expired
- 1981-06-25 EP EP81430020A patent/EP0068059B1/fr not_active Expired
-
1982
- 1982-01-26 US US06/342,875 patent/US4430737A/en not_active Expired - Lifetime
- 1982-05-17 JP JP57081718A patent/JPS583426A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3169024D1 (en) | 1985-03-28 |
| US4430737A (en) | 1984-02-07 |
| JPS583426A (ja) | 1983-01-10 |
| EP0068059A1 (fr) | 1983-01-05 |
| EP0068059B1 (fr) | 1985-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7110407B1 (en) | Method and apparatus for performing priority encoding in a segmented classification system using enable signals | |
| US6763406B1 (en) | Noise reduction system and method for reducing switching noise in an interface to a large width bus | |
| US20050036398A1 (en) | Synchronous first-in/first-out block memory for a field programmable gate array | |
| US6133761A (en) | Logic circuit | |
| US5117133A (en) | Hashing output exclusive-OR driver with precharge | |
| US3178590A (en) | Multistate memory circuit employing at least three logic elements | |
| US3917961A (en) | Current switch emitter follower master-slave flip-flop | |
| JPH11504783A (ja) | 低電力及び多状態装置における準安定決定時間を向上する回路 | |
| US4737663A (en) | Current source arrangement for three-level emitter-coupled logic and four-level current mode logic | |
| CN111817710A (zh) | 基于忆阻器的混合逻辑同或电路以及同或计算阵列 | |
| US4430737A (en) | Exclusive or circuit and parity checking circuit incorporating the same | |
| US5075574A (en) | Differential cascode current switch (dccs) logic circuit family with input diodes | |
| GB2076245A (en) | Emitter-coupled logic circuits | |
| US7129742B1 (en) | Majority logic circuit | |
| US4229803A (en) | I2 L Full adder and ALU | |
| JPH01166128A (ja) | キャリィルックアヘッド回路 | |
| JPS59132244A (ja) | ロジツク配列 | |
| US5221866A (en) | Sequential logic circuit having state hold circuits | |
| EP0085762A2 (en) | Logic parity circuit | |
| JP3490885B2 (ja) | コンパレータ | |
| JP2778611B2 (ja) | クロック断検出回路 | |
| US3478314A (en) | Transistorized exclusive-or comparator | |
| JP2570492B2 (ja) | 半導体回路 | |
| JP3144797B2 (ja) | データ一致検出回路を内蔵した半導体集積回路 | |
| JPS59122126A (ja) | Ｔｔｌ回路 |