JPS583426A - 排他的ｏｒ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は排他的ＯＲ回路及びパリティ検査回路中での排
他的ＯＲ回路の使用に関する。

パリティ検査はテイジタル・テータ処理システムの適切
な動作を検証するために使用きれる通常の手段である。

多くのテータ処理システムにおいてハ・、ビットは８ビ
ツト・バイトに配列され、１個のパリティ・ビットが谷
バイトの８ビツトに付加され、９ビツトの群が、開用さ
れる約東に依存して偶数もしくは合数個の１を含んでい
る。９ビツトのパリティは各データ転送動作、メモリ読
取９動咋等の後に検査される。

大きなシステムにおいては、従ってこの゛様な倹肴の数
は著しいものとなり、検ｆｔｒｉテータの処理【防げな
い様に出来るだけ＠、逮に送音される必要がある。同様
に、これ等の回路は全体としてテ°−タ処理システムに
関連して多くのスペースｒ取りすぎてはならない。

背景技法 パリティ検査回路は一般にＩ　Ｂ　Ｍ　　Ｔｅｃｈｎｉ
ｃａｌＤｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ、Ｖｏ
ｌ、　１８、Ａ５．１９７５年１０月刊、第ｉａ’１ｉ
−ｉａ２ｉ号に説明された如き、排他的ＯＲ回路もしく
は排他的ＯＲ回路よシ成る。

上述の論文に説明された如きハリティ検査回路は２人力
排他的ＯＲ回路の４段より成る。各段は若干の遅延を導
入するので、この回路によって遂行される検査動作は比
較的長いプロセスで、ろる。

同様に、フラｙス特許ＦＲ−Ａ第２２９６９６９号に記
載された型の３人力排他的ＯＲ回路網ｔ１吏用する事が
ＯＪ能である。しかじな力；ら、３人力排他的ＯＲ回＠
は多くの素子を必要とする。なんとなれば欠の如く瞥か
れる３人力の排他的ＯＲ関叡（■〕 は４つのＡＮＤ回路及び４つのＯＲ回路のみならず、補
α値発生回路を必要とし、そのすべて力；はるかに多く
の空間を必要とするからである。この結果、１つの倫理
段の除去は回路によって占育される空間の減少ｔもたら
す。

従って本発明の目的は少なく共２人力ｈｖし改良動作褥
性を示す排他的ＯＲ回路【与える事にある。

本発明の他の目的は上述の目的に従う排他的ＯＲ回％’
ｚ使用して、わずか３段の論理回路を必要とするパリテ
ィ検査回路？与える事にるる。

本発明の２人力排他的ＯＲ回路は２差信号Ａ及びＢが印
加される２人力端子、排他的ＯＲ関数の結果Ａ■Ｂが得
られる出刃端子より成る。この回路は基準電ＩＥ拍生器
、論＠凋αＡＢ＝遂行し、七のエミッタが基準電圧発生
器の出力に接続され、そのコレクタが互いに接続された
第１及び第２のトラ／ジスタ、第１のトランジスタのべ
“−スに接続され７’Ｃ電極、入力端子の１つに接続さ
れｔ他の亀Ｎ’ｒ頁する第１のダイオード及び第２のト
ランジスタのベースに接続されｆｃ鴫極、他の入力端子
に接続された他の電極を有する第２のダイオードよジ成
る第１の回路、論理関数ＡＢＴｈ遂行し、そのコレクタ
が互いに接続され、そのエミッタが入力端子に接続され
′ｆｃ第２の回路、第１及び第２の回路の共通の接続点
に接続された２人力２頁する第３の回路及び関数 ＡのＢ＝ＡＢ＋ＡＢ が得られる出刃？含む。

９ビット入力語のパリティ表示ｔｉ生−するのに筒用さ
れるパリティ検査回路は各人力に語のビットの１つｒ受
収る４つの２人力排他的ＯＲ１回路よ！ｌｌ成る第１の
段の入力語の残９のビット’ｚ受取り、第１の出力にそ
の真１ｆｉＴｈ与え、第２の出力にその補ｎｌ＋Ｌｒ与
える真／補叔値発生器、なされた比較の結果を反転し、
第１のものは上記第１及び第２の排他的ＯＲ回路の出力
？比較し、第２のものは第３及び第４の排他的ＯＲ回路
の出力を比較する２つの比較装置より成る第２の段、比
較ｉｔの出力及び真／補淑値発生器によって与えられる
真／補数呟から誘導される上記パリティの表示ｒ発生す
る第３の段より成る。

第１図の排他的ＯＲ回路は入力１及び２に印すロされる
信号Ａ及びＢｔ関用し論理関数ＡＢから生ずる２通信号
ｔノードＣ１に与えるトランジスタＴ１′ＦｉびＴ２の
第１の対及び２つｐ゛シヨツトキダイオードＤ１′＆び
Ｄ２、並びにノードｃ２に論理関数ＡＢから生ずる２進
洒号を与えるトランジスタＴ・４及びＴ５の他の対より
成る。ノードｃ１及びＣ２に得られる信号は２つのトラ
ンジスタＴ６及びＴ６より成り、出力３にＡ　Ｂ＋Ａ　
Ｂ、即ち排他的ＯＲ関数Ａ■Ｂに等しい＠即関数−■−
−電・１１呻 ＡＢ十ＡＢ から生ずる２進言号を与える回路に送られる。入力、＠
号Ａ及びＢはダイオードＤ１７１ＬびＤ２の陰極に夫々
印加される。これ等のダイオードの陽極は夫々トランジ
スタＴ１及びＴ２のベースに接続されている。トランジ
スタＴ１及びＴ２のベースは同様に夫々抵抗器Ｒ１又び
Ｒ２ｉ介してバイアス電圧ｖＰに接続きれている。トラ
ンジスタＴ１及びＴ２のエミッタはｖＰよりも低い値の
電圧ＶＲに供給される基準！Ｅ発生器４に接続されてい
る。

両コレクタはノードｃ１に接続され、ｃｌは抵抗器Ｒ３
ｉ介してバイアス電圧ＶＰに接続されている。

入力信号は同様にトランジスタＴ４及びＴ５のエミッタ
に印すロされ、その両ペースは抵抗器Ｒ４を介してｒｔ
ｃｖｐに接続されている。両コレクタはそれ自身Ｃ２に
、抵抗器Ｒ５？ｒ介してｖｐに接続ぜれている。

ノードＣ１文びＣ２は夫々トランジスタＴ３及びＴ６の
ベースに接続されている。これ等のトランジスタのエミ
ッタは接地されており、両コレクタは出力３に接続され
ている。抵抗器Ｒ６はトランジスタＴ３＆びＴ６のコレ
クタｆ　ｌｊ　％　Ｖ　Ｐに接続する。ダイオードとし
て接続され及びそのベース及びコレクタが共に出力３に
接続されたエミッタ阪地トランジスタＴ７が出力信号の
立丁り時間を減少するのに筒用される。

適切な基準電圧発生器は第１図に１列として示されてい
るっこの様な発生器は２つのトランジスタＴ８及びＴ９
並びに３つの抵抗器Ｒ７、Ｒ８、Ｒ９より成る。Ｔ８は
ダイオードとして接続され、Ｔ９はコレクターベースの
フィードバックを有するエミッタ朕地増幅器として接続
されている。トランジスタＴ８のコレクタ反びベースは
抵抗器Ｒ７を睦て電圧ＶＰに並びにそのエミッタは発生
器の出力６に接続されている。抵抗器Ｒ８及びＲ９はト
ランジスタＴ８ｉびＴ９のコレクタ間に直列に接続され
ている。これ等の抵抗器に共通のノードはトランジスタ
Ｔ９のベースに接続され、そのコレクタは端子６に接続
されている。端子６の電圧ＶＲは次の如く表現される。

ＶＲ＝ＶＢＥ（Ｔ９）−Ｒ９ＶＢＥ（Ｔ８）／（Ｒ８＋
Ｒ９）ここでＶＢＥ（Ｔ９　）及びＶＢＥ（Ｔ８）は夫
々トランジスタＴ９＆びＴ８のエミッターベース電圧で
ある。

好ましい実施例において、抵抗器及び電工は次の如き１
直を宵する。

Ｒ１＝Ｒ２＝１３にΩ Ｒ３＝　７．５　ＫΩ Ｒ４＝１５にΩ Ｒ５コＲ９＝１１にΩ Ｒ６＝８にΩ Ｒ７二５にΩ Ｒ８＝６にΩ　及び Ｖ　Ｐ　＝　１．７ボルト ＶＲ＝０．３５ボルト 第１図に示された回路においては入力の一方もしくは両
方が１である時はノードｃ１には低い２並置号が発生さ
れ、両人力が共に０の時に高い信号が与えられる。この
結果、Ｃ１の論理レベルは関数ＡＢの結果？表わす。

Ａ′＆びＢが共に１である時にノードｃ２には高い２進
洒号４３発生され、Ａ反びＢが共に０か、もしくはＡ−
０、Ｂ＝１もしくはＡ＝１、Ｂ＝０ならば低い信号がこ
のノードに得られる。従って、Ｃ２における倫理レベル
は関数ＡＢの結果を表わす。

もしＡ＝１及びＢ＝１ならば ダイオードＤ１ｉびＤ２はオフに転ぜられ、トランジス
タＴ１及びＴ・２は導通し、トランジスタＴ４及びＴ５
はオフに転ぜられ、褐い論理レベルがＣ２に得られる。

低信号がＣ１に与えられ、高信号がＣ２に与えられるの
で、トラノジスタＴ３Ｕオフに転ぜられ、トランジスタ
が導通する。従って０叩ちＡｅＢを表わす低信号が出力
３に得られる。

もしＡ＝０及びＢ＝０ならば グイ、ｔ　−）”Ｄ　Ｉ　）ｉびＤ２が導通し、トラン
ジスタＴ１＆びＴ２がオフに転ぜられ、高信号がｃｌに
与えられる。トランジスタＴ４及びＴ５は導通し、低信
号がＣ２に得られる。

これ等の条件の下に、トランジスタＴ３が導通し、トラ
ンジスタＴ６がオフに転ぜられｓＯ？ｒ表わす低信号、
即ちＡｅＢが出力３に得５られる。

もしＡ＝１及びＢ＝０ならば タイオードＤ１がオフに転ぜられ、トランジスタＴ１が
導通ずる。ダイオードＤ２が導ｄし、トランジスタＴ２
がオフに転じ、低信号が０１に与えられる。　トランジ
スタＴ４はオフに転ぜられ、トランジスタＴ５が導通し
、低信号が０２に得られる。

これ等の条件の下に、トランジスタＴ３ｉびＴ６はオフ
に転ぜられ、ｉ２衣ゎ−ｒ高信号、即ちＡｅＢが出力３
に得られる。

もしへ二〇＆びＢ＝１ならば ダイオードが導通し、トラ７ジスタＴ１がオフに転ぜら
れる。ダイオードがオフに転ぜられ、トランジスタＴ２
が導通する。低Ｈ号がＣ１に得られる。トランジスタＴ
４が導通し、トランジスタＴ５はオフに転ぜられ、低い
旧号が０２に得られる。

これ等の条件の丁に、トランジスタＴ６及びＴ６はオフ
に転ぜられ、従って１即ちＡｅＢ【表わす旧号が出力３
に得られる。

２人力間の比較にトランジスタもしくはショットキ障壁
ダイオードを使用する最も間中な型の通常の回路と異な
り、第１図に示した回路の利点は一万の入力の闇値が他
の入力にＤＣレベルに依存しない点にある。この事はＴ
２Ｌ族の果遺回路においては、低ＤＣＩ百号レベルは回
路の負荷及び集積方法に依存して０．２乃至０゜４ボル
トの範囲に存在する事が知られているので著しい利点で
ある。

この事は回路によって導入される遅延に悪影響を与える
。なんとなれば２人力の信号レベルは互いに独立してい
るからである。この欠点は比較が基準電圧に関連して行
われる本発明の回路には存在しない。従って人力の１つ
における閾値は他の入力のＤＣレベルに依存しないので
、入力帷晋に対する免疫性の改良）５達成される。

同様に、不発明の回路においては、人力信号の補数値は
必要とされず、基本的論理回路の数は４つのＮＡＮＤゲ
ーＩｒ必要とする論理回路より成る従来の技法の排他的
ＯＲ回路と比較して著しく減少される。

さらに、本発明の回路によって消費される電力は低く、
排他的ＯＲ回路自体では０．８ｍＷの程度及び基準電圧
発生器においては０．１８ｍＷの程度である。回路によ
って導入される遅延は１．７ｎ秒の程度である。もしい
くつかの排他的ＯＲ回路が同一基準［ＩＥｒ共有するな
らば待に高密度で達成される。

同様に、本発明の回路の原理は３人力μ上より成る回路
を与える様に拡大され得る。例えば３人力回路は第２図
に示されている。第２図の回路は次の式に従ってＡｅＢ
■Ｃ（ｉ−遂行する。

回路は人力信号Ａ％Ｂ％Ｃを受取り、夫々関数る回路１
０．１１．１２１び１３より成る。異なる人力信号が０
０口さｎるとはいえ、回路１１．１２文び１３は同一で
ある。

回路１０は夫々信号Ａ％Ｂ反びｃ２受取る回路の入力端
子２０．２１及び２２に接続された陰極を有するダイオ
ードＤ１１、ＤＩ　２′＆びＤｌ　３ｉ含む。陽僑は夫
々トランジスタＴ１１、ＴＩ２及びＴ１３のベースに法
統され、そのエミッタは互いに端子２３に接続されてい
る。端子２３には基準’眠１’ＥＶＲが印すロされる。

トランジスタＴ１１、Ｔ１２及びＴ１３のベースは抵抗
器Ｒ１０、Ｒ１１及びＲ１２’ｚ介してバイアス電ＦＥ
ＶＰに接続されている。そのコレクタは抵抗５Ｒ１３ｉ
介して電極ｖＰに接続されているノードＣ１０に接続さ
れている。

この構造において、論理関数Ａ％Ｂ％Ｃの結果を表わす
論理レベルがノードＣ１０に発生される事は明らかであ
ろう。もしＡ、Ｂ及びＣが０ならば、ダイオードＤ１１
−Ｄｌ　３は導通される。この結果、トランジスタはオ
フに転ぜられ、高い信号がノードＣ１０に得られる。も
しすべての３人力が１であるならば、ダイオードはオフ
に転ぜられ、トランジスタは導通する。従って低い信号
が０１０に得られる。もし１つ（もしくは２つの〕入力
が０になると、残りの入力は１で“あり、トランジスタ
の少なく共１つが導電し、低いＨ号が０１０に得られる
。

回路１１は厘号Ａ忙受収る入力端子２０にその陰極が接
続され、その陽極がトランジスタＴ１４のベースに接続
されたダイオードＤ１４ｉ言む。

トランジスタＴ１４のエミッタはＥＩＥＶＲに接続され
ておいて゛、そのベースは抵抗器Ｒ１ａ２介してバイア
ス電子ＶＰＫ接続さｎている。２つのトランジスタＴ１
５及びＴ１６は入力端子２１＆び２２（Ｂ文ｒｆ′ｃ　
）に夫々接続ざ扛たエミッタ、抵抗器Ｒ１５ｉ介して電
工ＶＰに接続されたベースを育する。コレクタはトラン
ジスタＴ１４のコレクタと共にノードＣ１１に接続され
１．抵抗器Ｒ１６を介して、亀Ｆ）：ＶＰに接続されて
いる。この回路はノードＣ１１において論理関数ＡＢＣ
の結果を与える。なんとなればＣ１１において論理レベ
ルはＡ＝０、Ｂ＝１　′＆びＣ＝１なる時にのみ−くな
るからである。この場合ダイオードＤ１４は導ｄし、３
つのトラ／ジスタＴ１４−ＴＩ６はオフに転ぜられ、Ｃ
１１に高い論理レベルが得られる。

すべての他の場合ハ、トランジスタの少なく共１つが導
通し、低レベルが０１１に与えられる。

回＠１２＆び１３も同様に具体化される。これ等の回路
はダイオードＤ１４に対応するダイオードＤ１５′＆び
Ｄｌ６、トラ／ジスタＴ１４−Ｔ１６に対応するトラン
ジスタＴｌ　７−Ｔ１９及びＴ２０−Ｔ２２、並びに抵
抗器Ｒ１４−Ｒ１６に対応する抵抗器Ｒ１７−Ｒ１９及
びＲ２０−Ｒ２２を夫々有する。

回路１２において、ダイオードＤ１５の陰極は人力端子
２１（Ｂ）に接続され、トランジスタＴ１８友びＴ１９
のエミッタは入力端子２　’Ｏ＆び２２に接続され、従
って論理関数ＡＢＣの結果がＣ１２に与えられる。

回路１３において、Ｄｌ６の陰極は入力端子２２（Ｃ）
に接続され、トランジスタＴ２１及びＴ２２のエミッタ
は入力端子２０及び２２（Ａ及びＢ）に接続され、論理
量１７ＡＢｃの結果がＣ１３に与えらｎる。

ノードＣ１Ｏ−Ｃ１３はトランジスタのベースＴ２３−
Ｔ２６に接続され、該トランジスタのエミッタは接地さ
れ、そのコレクタは互いに接続されて出力端子２４に接
続され、さらに抵抗器Ｒ３３を介して電ＦＥＶＰに接続
されている。従って、これ等のトランジスタは次の間数
【遂行し、出刃端子２４において次の結果を与える。

ダイオードとして接続された、そのベース及びコレクタ
はトランジスタＴ２５−Ｔ２６の共通のコレクタに接続
されたエミッタ接地トランジスタＴ２７は第１図のトラ
ンジスタＴ７と同一の関数を遂行する。Ｔ２７は立下り
時間を減少する必要がある。

好ｊしい実＠列において、抵抗器は次の値■する。

Ｒ１０＝Ｒ１１＝Ｒ１’２＝１５にΩ Ｒ１３＝１１　ＫΩ Ｒ３３＝８にΩ Ｒ１／１＝Ｒ１７＝Ｒ２０＝２０にΩ Ｒ１５＝Ｒ１８＝Ｒ２１＝２３にΩ Ｒ１６＝Ｒ１９＝Ｒ２２＝１７にΩ 回＠１０中に使用ざｎる抵抗器はナベでの４つの回路中
の遅延を等しくするために回路１１−１３中の１直よジ
も低い１直を有する。

基＄電圧の幀は入力＠号の状態に依存して入力トラ／ジ
スタＴ１１−Ｔ１４、Ｔ１７、Ｔ２Ｏ１び出力トラ／ジ
スタＴ２３−Ｔ２６ｉオフに転じる如きものでなければ
ならない。好ましい実施列において、選択された活準眠
モの値は０．３５ボルトである゛。

次に第３図を参照しつつ、本発明の原理に従うハＩＪテ
ィ検査回路が説明さｎる。

この回路はそのパリティが検査ざるべき９ビツトの語を
受取る第１の論理段を含む。Ｃの段は第１図に示された
４つの排他的０Ｒ３０，３１＆び３３．３４並びに回路
６２より成る。回路３０は入力ビット１及び２（Ｂ１反
びＢ２）、回路３１はビット３及び４（Ｂ３及びＢ４）
、回路３３はビット６反び７（Ｂ６文ｑＢｙ）、及び回
路３４はビット８及び９．（Ｂ　８　＆びＢ９）ｉ受取
る。回路３２はピッ）５（Ｂ５）τ受取り、その出力に
このビットの真値Ｃ及びその補数１直ｃ２与える真／補
数値発生器である。

第２の論理段は入力として夫々３ｏ及び３１の出力韮び
に３３及び３４の出力を受取る２つの排他的ＯＲ回路３
５及び３６よシ成る。３５及び３６の出力はＡ叉びＢと
記されている。好ましい実施例では、これ等の排他的Ｏ
Ｒ回路は入力が等しい時はＯを与え、等しくない時は１
信号２与える学なる比較回路である。

最後の段は回路３５８Ｌび３６の出力並びに３２からの
真及び補数１直Ｃ文びＣτ人力として受取め排他的ＯＲ
回路３７より成る。

第４’凶ｉ参照するに、回路３５反び３６として１吏用
され得る回路が示さｎている。第１１園に示された如き
回路もＣの目的のために使用ちれ得るが、この段は外部
洒号τ受収らず、その人力レベルが良く限定されている
ので、回＠３５文び３６は外部旧畦を受収６人力段の回
路と同様な帷音免疫性を示す必要がない。この結果、甑
めてＷＪ学で高速な回路３５反び３６の如き回路が選択
される。

代表的回路３５もしくは３６が第４図に示されている。

この回路は回路３５もしくは３６のいずれに使用さくｉ
；ｂかに依存して夫々６０及び３１もしくは３３及び３
４の出力に接続される２つの入力端子Ｅ１及びＢ２より
成る。・回路は入力端子８１反びＢ２に接続されたエミ
ッタ？有する２つのトランジスタＴ４０及びＴ４１を言
む。ベースは抵抗１Ｒ４０反びＲ／１１τ介してバイア
スｔｌＥＶＰに接続され、コレクタｄ抵抗器Ｒ７１２ｉ
介して亀ＥＶＰに接続されている。トランジスタＴｌ０
Ｑベースはショットキ・ダイオードＤ４０によってＴ４
１のエミッタに接続されており、ダイオードＤ４０の陽
極がベースに接続されており、その陰極がエミッタに接
続されている。同様に、トランジスタＴ４１のベースは
ショットキ・ダイオードＤ１１によってトランジスタＴ
４０のエミッタに接続されている。ダイオードＤ４１の
陽極がベースに接続され、陰極がエミッタに接続されて
いる。

反転器トランジスタＴ４３はでのベースが共通のコレク
タに接続されている。そのエミッタは接地され、そのコ
レクタは抵抗器Ｒ４３’７介してバイアス蹴王ｖＰに接
続されている。

回路の出力ＡもしくはＢはトランジスタＴ１３のコレク
タから叡出される。

ダイオードとして接続されたトランジスタＴ４４は高い
出力レベルを制限するのに使用されている。このトラン
ジスタはエミッタが接地され、そのコレクタはそのベー
スに及びトランジスタＴ４３のコレクタに接続されてい
る。このトラノジスタは回路が回路６６として１吏用ざ
ｎる時は最後の段３７ｉ嘴成Ｔる回路の構造のために省
略されなければならない。この事は第５図に示さｎた回
路３７の構造、に照し合わせて明らかである。しかしな
がら回路３５においては、トランジスタ’ｌ’４４が立
丁ジ時間を減少しなけ扛ばならない。

第４図の回路は次の如＜　＠ｆ’Ｆ−Ｔる。端子ＩＥＩ
＆びＲ２に印加さｎる入力レベルが同一である時は、ト
ランジスタＴｄＯ及びＴｄｌがオフに転ぜられる。その
結果、トランジスタＴ４５のベースには高いレベルが得
られ、このトラ７ジスタはオンに転ぜられ、出刃レベル
が１氏ぐなる。入力レベルが同一でなけｎば、トランジ
スタＴ４０及びＴ１１のどちらかが導通して、トランジ
スタＴ４＋がオフに転ぜらｎ１出力レベルが高くなろう
この回路はＥ’１及びＲ２の入力の排他的ＯＲ関数？遂
行する。　　　　　　　　゛ 第５図茫参照して、回＠３７として使用され得る回路が
説明され得る。明らかに、第２図の回路が部用さ°れ得
るが、上述の如く、その人力Ａ、Ｃ。

σ及びＢは外部信号でなく、従って限定性のよいレベル
を有す心ので、雑音に対する良好な免疫？示す回路を使
用する必要はない。

この回路は、信号Ａ、Ｂ反びＣｔ受取り、ノードＣ５０
に関数 Ｂ（Ａｅｃ） の結果を表わす洒号を与える第１の回路、匿号Ａ１Ｂ＆
びＣを受取り、ノードｃｓｉに関数Ｂ（Ａ■Ｃ〕 の結果２表わす信号を供給する第２の回路５１を富む。

出力回路５２は ｎ（Ａｅｃ）＋ｎ（Ａｅｃ）　もＩ、＜Ｉｄ。

を遂行する。

回路５０は３つのトランジスタＴ５０−Ｔ５２及び２つ
の７ヨツトキ・ダイオードＤ５０＆びＤ５１ｉ含む。ダ
イオードＤ５０＆びＤ５１並びに抵抗器Ｒ５０−Ｒ５２
に関連するトランジスタＴ５０及びＴ５１は第４図の回
路におけるが如く接続される。即ち信号Ａ及びＣは夫々
Ｔ５０及びＴ５１のエミッタに供給さｎる。

従って回路はトランジスタＴ５０及びＴ５１の共通コレ
クタから関ＩＮＡ■Ｃの補数ｒノードＣ５０に与える。

トランジスタＴ５２はそのエミッタに旧畦Ｂτ受取り、
ベースは抵抗器Ｒ５６ｉ介してバイアス酸１ＥＶＰに接
続され、他方コレクタはノードＣ５０に接続されている
。この事はこのノードに関数Ｂ（ＡのＣ〕 の結果を得るＩＬｒ＋ＴＴｔＭにする。

もしＢ＝０ならば、トランジスタＴ５２が導通し、ノー
ドＣ５０には、 Ａ・■Ｃ の結果に拘らず、低電圧が存在する。もしＢ、＝　１な
らば、トランジスタＴ５２がオフに転じ、Ｃ５０に得ら
れるレベルは ｍ＝ Ａｅｃ の結果に依存する。

回＠５１は３つのトラ／ジス＞Ｔｓｓ−Ｔｓｓ並びに２
つの７ヨツトキ・ダイオードＤ５１＆びＤ５５’ｉ含む
。ダイオードＤ５４７ｉびＤ５５並びに抵抗１Ｒ５３−
Ｒ５５に関連するトラノジスタＴ５４反びＴ５５は第４
図に示されている如く接続されている。即ち信号ＡはＴ
５４のエミッタに印加され、Ｔ５５は信号Ｃ１−受取る
〇この結果、回路はノードＣ５１にトランジスタＴ５４
及びＴ５５の共通コレクタから取出される関数 Ａｅｃ の結果を与える。

トランジスタＴ５３はそのに一スに信号Ｂ？１１−受叡
り、他方そのエミッタは大地に接続され、コレクタは／
−ドＣ５１に接続されている。

この事はこの７−ドに関数 Ｂ（Ａ■Ｃ〕 の結果が得らｎる事？示している。

もしＢ＝０ならば、トラ／７スタＴ５３はオフに転ぜら
れ、Ｃ５０に得られるレベルはの結果に依存する。

しかしながら、もしＢ＝１ならば、トランジスタＴ５３
は導通し、低レベルがｐ、（ｆ）τの結果に係らず、Ｃ
５１に得られる。

回路５２はこれ等のコレクタが共に出力Ｓに接続された
トランジスタＴ５６＆びＴ５７よす成ル。

そのエミッタは優地され、そのコレクタは抵抗器Ｒ５７
２介してバイア員屯ＥＶＰが互いに接続されている。こ
の回路は出力Ｓに関数 の結果ｒ与える。

この３人力排他的ＯＲ回路は極めて簡単である。

この回路は少数の素子より成り、従って極めて少数の量
を必要とする。回路は極めて高速であり、最悪の場合で
も２つのトランジスタの相次ぐスイッチフグ時間に対応
する。十分な電力（１，６ｍＷ）？使用する事によって
２ｎ秒の程度の遅延が得′られる口好塘しい実施列にお
いては、抵抗器は次の値を有する。

Ｒ１０＝Ｒ４１＝Ｒ５０＝Ｒ５１＝Ｒ５ａ：＝ｉ５５＝
Ｒ５６＝Ｉ　ＩＩ（ΩＲ１３＝Ｒ５２＝Ｒ５３＝４にΩ Ｒｄ３＝Ｒ５７＝８にΩ 第６１を参照するに、第３図の回路３２と同様に有利に
使用される真／補叡呟発生器が示されている。

発生器は３つのトランジスタＴ６０−Ｔ６２よジ成る。

信号Ｂ５はトランジスタＴ６０のエミッタに印ｖＤすれ
る。Ｔ０ｎのベースは抵抗器Ｒ６０を介してバイアス電
圧ｖＰに接続され、コレクタはトランジスタＴ６１のベ
ースに接続ざｎ１抵抗１Ｒ６１ｉ介して電圧ｖＰに接続
されている。

トラ／７スタＴ６１はエミッタが接地されており、他方
コレクタは抵抗器ｒｔ６２＊介して電圧ＶＰに接続され
、出力Ｃ及びトランジスタＴ６２のベースに接続されて
いる。トランジスタＴ６２のエミッタは接地されており
、他方そのコレクタは抵抗器Ｒ６３に介して亀ＩＥＶＰ
に及び出力Ｃに接続されている。

この回路は次の様に動作するっ もしＢ５が低レベル（０）にあると、トランジスタＴ６
０がオフに転ぜられ、トラ／ジスタＴ６１ｔオフに転じ
トランジスタＴ６２はオンに転する。従ってＣにある論
理レベルが高くなり、ＢＳの補数が表示される。他方低
（０）論理レベルがＣに得られる。

も°ＬＢ５が高レベル（１）にあるとトラ／ジスタＴ６
Ｄｆｌオフに転ぜられ、トランジスタＴ６１ｔオ／に転
じ、トランジスタＴ６２にオフに転じて、Ｃにおける論
理レベルは低く（０〕なり、Ｃの論理レベルは旨（（１
）なる。

第３図に示された如き回路はパリティ・ビットを発生す
るのに使用され得る。この目的のために、必要とされる
すべての事はビットＢ５’ｋＯもしくは１にセットし、
バイトの８ビツトを他の入力に印加する事である。Ｂ５
が０にセットされるか１にセットされるかは専ら所望の
出刃の位相に依存する。この事は単一の型の回路がパリ
ティ・ビット発生器及びパリティ検査回路を実現するの
に使用される事ヲ５Ｔ能にする。

しかしながら、パリティ・ビット発生器は４つの人力排
他的ＯＲ回路３０．３１．３３．３４並びに回路３５叉
び３６のみを使用し、回＠３７を第４図に示され友もの
と同一の回路と置換する事によって容易に与えられる事
は明らかであろう。

【図面の簡単な説明】

第１図は本発明に従う２人力排他的ＯＲ回路を示す。第
２図は＠１図の回路に使用され之原哩に従う６人力排他
的ＯＲ回路を示す。第３１図は本発明に従う排他的ＯＲ
回路を組込んだパリティ検査回＠？示す。第４図は第３
１図の回路３５及び３６として開用され得る回路を示し
た１図である。第５図は第３図の回路３７として使用さ
れ得る回路？示した；閃である。第６図は第３図の回路
３２とし・で使用され得る真／補数値発生器金示した図
である。 １．２・・・・入力端子、３・・・・出力端子、４・・
・・基準電圧発生器。

Claims (2)

【特許請求の範囲】
1. （１）２つの人力端子（１％２）に印加される２ａ信号
   Ａ８ＬびＢＬ：ｒ）＃！他的ＯＲ関ｆｆＡの１ｌｒｆｔ
   ｊ力端子（３）に発生する排他的ＯＲ回路でろって、そ
   の出力に基準成田を与える発生器（４〕と、上記人力端
   子（，１，２）でろ會２人力端子、関ｆｉＡＢの結果が
   発生される出力端子（ＣＩ）、夫々１端子の一方が上記
   人力端子の各１つに接続された第１′＆び第２のダイオ
   ード（ＤＩ、Ｄ２）、夫々エミッタが上記基準屯田発生
   器の出刃に接続され、コレクタが上記出力端子（Ｃ１〕
   に接続され、ベースが上記各ダイオードの他方の端子に
   接続された第１及び第２のトラノンスタ會有する第１の
   回路と、 上記排他的ＯＲ回路の上記入力端子（１及び２）に接続
   された２つの入力文び論理関数ＡＢの結果が発生される
   一出力（Ｃ２）ＫＭする第２のＡＮＤ回路と、 上記第１の回路及び第２のＡＮＤ回路の出力に接続され
   た２人力並びに出力端子（３）を構成する出力を有する
   Ｎ０Ｒ１ｔｌ刀回路（Ｔ３、Ｔ　６　、）と、より成る
   排他的ＯＲ回路。
2. （２）少なく共３つの入力端子（２０，２１，２２）に
   印Ｄｏされる２進言号Ａ、Ｂ％Ｃの排他的ＯＲ関数Ａ■
   Ｂ■Ｃの結果を出力端子（２４）に発生する排他的ＯＲ
   回路であって、 出力端子（２５）に基準電Ｅｉ与える基準亀子発生器と
   、 上記排他的ＯＲ回路の入力である少なく共３つの入力端
   子、上記人力匿号の関αＡＢＣ・・・・・・の結果が発
   生される出力端子（Ｃ１０）、端子の一方が上記入力端
   子に夫々接続された少なく共３つのダイオード（Ｄｌｌ
   、ＤＩ２、ＤＩ３）並びに基準ｗＬＩＥ発生器の出力に
   接続されたエミッタ、共に上記出力端子（Ｃ１０）に接
   続されたコレクタ、上記ダイオードの他方の端子に接続
   されたベース？ｘＭする少なく共３つのトラノジスタ（
   Ｔ１１、Ｔ１２、Ｔ１３）τＷする第１の回路と、各々
   上６己排他的ＯＲ回路の入力に接続された少なく共３つ
   の人力並びに関αＡＢＣ，ｈＢｃａびＡＢδの結果が発
   生される少なく共３つの出力（Ｃ１１、Ｃ１２、Ｃ１３
   ）’ｚ育する少なく共３つ　゛の第２の回路と、 上記第１の回路及び上記少なく共３つの第２０回路の出
   力に接＠された少なく共４つの入力、並びに排他的ＯＲ
   回路の出力端子（２４）２購成する出力を有するＮＯＲ
   出力回＠（Ｔ２５、Ｔ２４、Ｔ２５、Ｔ２６）と、 より成る排他的ＯＲ回路。