JPH0129330B2 - - Google Patents
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- Publication number
- JPH0129330B2 JPH0129330B2 JP4370483A JP4370483A JPH0129330B2 JP H0129330 B2 JPH0129330 B2 JP H0129330B2 JP 4370483 A JP4370483 A JP 4370483A JP 4370483 A JP4370483 A JP 4370483A JP H0129330 B2 JPH0129330 B2 JP H0129330B2
- Authority
- JP
- Japan
- Prior art keywords
- control
- switching
- line
- lsw
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/74—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for increasing reliability, e.g. using redundant or spare channels or apparatus
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、二重化されたデータ通信処理システ
ムの回線切替制御方式に関する。
ムの回線切替制御方式に関する。
従来技術と問題点
データ交換では通信制御装置CCEに複数の回
線が接続され、該回線の１つを通して端末から送
られてきたデータを中央処理装置CPUが扱つて、
送り先の端末へ該回線の他の１つを通して送出す
るといつた処理を行なう。回路要素の一部に障害
が発生しても動作を継続できるよう安定度を高め
たシステムでは、CPU及びCCEなどを多重化し
ており、第１図にその従来例を示す。第１図は０
系と１系の２系に多重化したデータ通信処理シス
テムの一例で、CPU０，CPU１は各系の中央処
理装置、CCE０，CCE１は各系の通信制御装置、
ICU０，ICU１は各系のインタフエース制御装置
（こゝでは単に制御装置をいう）LSWは回線切替
装置、ISWはICU情報切替装置、MDはモデム装
置、SWCは系切替装置である。
線が接続され、該回線の１つを通して端末から送
られてきたデータを中央処理装置CPUが扱つて、
送り先の端末へ該回線の他の１つを通して送出す
るといつた処理を行なう。回路要素の一部に障害
が発生しても動作を継続できるよう安定度を高め
たシステムでは、CPU及びCCEなどを多重化し
ており、第１図にその従来例を示す。第１図は０
系と１系の２系に多重化したデータ通信処理シス
テムの一例で、CPU０，CPU１は各系の中央処
理装置、CCE０，CCE１は各系の通信制御装置、
ICU０，ICU１は各系のインタフエース制御装置
（こゝでは単に制御装置をいう）LSWは回線切替
装置、ISWはICU情報切替装置、MDはモデム装
置、SWCは系切替装置である。
このシステムでは系の状態（アクト、スタンバ
イ）を検知する系切替装置SWCからの制御信号
で、０系がアクトならICU０側へまた１系がアク
トならICU１側へICU情報切替装置ISWを切替
え、制御装置ICU０またはICU１からの情報
（LSW制御情報）を回線切替装置LSWに与える。
回線切替装置LSWは該情報に基づき通信制御装
置CCE０またはCCE１をモデム装置MDに切替え
接続する。例えば０系がアクト、１系がスタンバ
イであると、SWCはISWをICU０側へ切替え、
ICU０からの「MDをCCE０へ接続せよ」又は
「MDをCCE１へ接続せよ」の指令に従つてLSW
はMDをCCE０へまたはCCE１へ接続する。０系
がアクトならMDをCCE０へ接続することが多い
が、スタンバイ系で特定回線を試験したいなどの
要求があり、この場合はMDをCCE１へ接続する
ことになる。いずれにしても切替指令はアクト系
からくる。
イ）を検知する系切替装置SWCからの制御信号
で、０系がアクトならICU０側へまた１系がアク
トならICU１側へICU情報切替装置ISWを切替
え、制御装置ICU０またはICU１からの情報
（LSW制御情報）を回線切替装置LSWに与える。
回線切替装置LSWは該情報に基づき通信制御装
置CCE０またはCCE１をモデム装置MDに切替え
接続する。例えば０系がアクト、１系がスタンバ
イであると、SWCはISWをICU０側へ切替え、
ICU０からの「MDをCCE０へ接続せよ」又は
「MDをCCE１へ接続せよ」の指令に従つてLSW
はMDをCCE０へまたはCCE１へ接続する。０系
がアクトならMDをCCE０へ接続することが多い
が、スタンバイ系で特定回線を試験したいなどの
要求があり、この場合はMDをCCE１へ接続する
ことになる。いずれにしても切替指令はアクト系
からくる。
ところで系切替装置SWCは、中央処理装置
CPU０，CPU１から与えられる各系のアクト、
スタンバイ情報に基づきICU情報切替装置ISWを
アクト側ICUに切替えるだけのものであり、ICU
情報切替装置ISWはその切替えをするだけのもの
であるから、これらを独立した回路構成としてお
くのは、全体の構成を複雑化し高価とするだけで
無駄である。従来方式では回線切替装置LSWは
単純に切替動作を行なうだけで格別の判断能力を
持つていないのでSWC，ISW等のハードウエア
を要するが、回線切替装置LSWに判断機能を持
たせればSWC，ISWは省略可能で、これにより
コスト低減、小型化等が可能である。
CPU０，CPU１から与えられる各系のアクト、
スタンバイ情報に基づきICU情報切替装置ISWを
アクト側ICUに切替えるだけのものであり、ICU
情報切替装置ISWはその切替えをするだけのもの
であるから、これらを独立した回路構成としてお
くのは、全体の構成を複雑化し高価とするだけで
無駄である。従来方式では回線切替装置LSWは
単純に切替動作を行なうだけで格別の判断能力を
持つていないのでSWC，ISW等のハードウエア
を要するが、回線切替装置LSWに判断機能を持
たせればSWC，ISWは省略可能で、これにより
コスト低減、小型化等が可能である。
発明の目的
本発明は、回線切替装置LSW内にICU情報切
替機能を持たせる事により保守作業を容易にし、
現地工事時の持続ケーブルを削減し、またLSW
制御情報内に系制御ビツトを用いる事によつて切
替装置SWC，ISWを省略しシステム構成を簡略
化し、小型化しようとするものである。
替機能を持たせる事により保守作業を容易にし、
現地工事時の持続ケーブルを削減し、またLSW
制御情報内に系制御ビツトを用いる事によつて切
替装置SWC，ISWを省略しシステム構成を簡略
化し、小型化しようとするものである。
発明の構成
本発明は、二重化された通信制御装置と共通の
回線装置との間に回線切替装置を設け、且つ中央
処理装置も二重化して、その二重化された中央処
理装置からの切替制御情報を該回線切替装置へ送
出する制御装置を備えたデータ通信処理システム
の回線切替制御方式において、前記切替制御情報
に、切替え先を示すビツトの他に、自系が制御す
る／しないを示す制御ビツトを含め、また前記回
線切替装置には、前記制御装置からの切替制御情
報を直接入力するようにし、そして、他系の制御
ビツトが制御しないを示していることにより当該
系の制御ビツトを受付け、それが制御するを示す
とき、当該系の制御ビツトを除く切替制御情報を
選択する回路を設け、該回路で選択された切替制
御情報に基づき回線切替を行なうことを特徴とす
るが、以下図示の実施例を参照しながらこれを詳
細に説明する。
回線装置との間に回線切替装置を設け、且つ中央
処理装置も二重化して、その二重化された中央処
理装置からの切替制御情報を該回線切替装置へ送
出する制御装置を備えたデータ通信処理システム
の回線切替制御方式において、前記切替制御情報
に、切替え先を示すビツトの他に、自系が制御す
る／しないを示す制御ビツトを含め、また前記回
線切替装置には、前記制御装置からの切替制御情
報を直接入力するようにし、そして、他系の制御
ビツトが制御しないを示していることにより当該
系の制御ビツトを受付け、それが制御するを示す
とき、当該系の制御ビツトを除く切替制御情報を
選択する回路を設け、該回路で選択された切替制
御情報に基づき回線切替を行なうことを特徴とす
るが、以下図示の実施例を参照しながらこれを詳
細に説明する。
発明の実施例
第２図は本発明の一実施例で、第１図と同一部
分には同一符号が付してある。本例が第１図と異
なる点は２つある。１つはICUからの情報の切替
機能（ICU０経由のものをとるかICU１経由のも
のをとるかの選択）を回線切替装置LSW内に持
たせ、これによりICU情報切替装置ISWを省略し
た点である。第１図のICU情報切替装置ISWは如
何なる信号でも切替可能とするためにリレーを切
替手段としていたので該装置は回線切替装置
LSWと別体に設けられていたが、本例ではICU
情報を例えばオープンコレクタ形式のトランジス
タ接点による情報とすることでICU情報切替装置
ISWを電子化し、小型化して、これを回線切替装
置LSW内に収容してある。第２点は、制御装置
ICU０，ICU１からのLSW制御情報（ICU情報）、
つまり切替（回線切替）制御情報に系制御ビツト
を持たせ、これによりどちらの系がアクト（動作
中）かスタンバイ（待期中）かを表示させて、ア
クト側優先の同様な機能を遂行する系切替装置
SWCを不要とした点である。
分には同一符号が付してある。本例が第１図と異
なる点は２つある。１つはICUからの情報の切替
機能（ICU０経由のものをとるかICU１経由のも
のをとるかの選択）を回線切替装置LSW内に持
たせ、これによりICU情報切替装置ISWを省略し
た点である。第１図のICU情報切替装置ISWは如
何なる信号でも切替可能とするためにリレーを切
替手段としていたので該装置は回線切替装置
LSWと別体に設けられていたが、本例ではICU
情報を例えばオープンコレクタ形式のトランジス
タ接点による情報とすることでICU情報切替装置
ISWを電子化し、小型化して、これを回線切替装
置LSW内に収容してある。第２点は、制御装置
ICU０，ICU１からのLSW制御情報（ICU情報）、
つまり切替（回線切替）制御情報に系制御ビツト
を持たせ、これによりどちらの系がアクト（動作
中）かスタンバイ（待期中）かを表示させて、ア
クト側優先の同様な機能を遂行する系切替装置
SWCを不要とした点である。
第３図はLSW制御情報の説明図で、(a)の第０
ビツトCTLはLSW制御ビツト（系制御ビツト）
である。回線切替装置LSWを制御する場合はこ
の制御ビツトCTLを“１”にする。第１〜３ビ
ツトは０系ICU０に関するもので、第１ビツトの
STBは第２、第３ビツトのストローブビツトで
ある。第２ビツトはCCE０へ切替えるときに１
（有効）、また第３ビツトはCCE１系へ切替える
ときに１とする。但し、双方共に０（無効）また
は１（有効）である場合はいずれも無効とする。
第４〜６ビツトは１系ICU１に関するもので、各
ビツトの意味は０系と同じである。このLSW制
御情報は各系毎にあり、そして制御ビツトCTL
を１にした側が制御権を持つ。第３図ｂはタイム
チヤートで、ストローブビツトSTBの立上りで
切替動作が行われることを示している。
ビツトCTLはLSW制御ビツト（系制御ビツト）
である。回線切替装置LSWを制御する場合はこ
の制御ビツトCTLを“１”にする。第１〜３ビ
ツトは０系ICU０に関するもので、第１ビツトの
STBは第２、第３ビツトのストローブビツトで
ある。第２ビツトはCCE０へ切替えるときに１
（有効）、また第３ビツトはCCE１系へ切替える
ときに１とする。但し、双方共に０（無効）また
は１（有効）である場合はいずれも無効とする。
第４〜６ビツトは１系ICU１に関するもので、各
ビツトの意味は０系と同じである。このLSW制
御情報は各系毎にあり、そして制御ビツトCTL
を１にした側が制御権を持つ。第３図ｂはタイム
チヤートで、ストローブビツトSTBの立上りで
切替動作が行われることを示している。
第４図は回線切替装置LSW内に設けられる
LSW制御情報切替回路の構成図で、Ａ０は制御
装置ICU０を経由した０系のLSW制御情報を受
ける切替部、Ａ１は制御装置ICU１を経由した１
系のLSW制御情報を受ける切替部である。切替
部Ａ０を例にすると、制御ビツトCTLが１であ
ればフリツプフロツプFF０がセツトされ、トラ
イステートバツフアTS０がオンしてSTB，CCE
０，CCE１が第５図ａの制御回路CNTへ出力さ
れる。切替部Ａ１についても同様で、FF１は自
系を有効にするフリツプフロツプ、TS１はトラ
イステートバツフアである。但し、相手側が先に
制御されている場合は自系の制御を阻止するよう
にし、相互のフリツプフロツプFF０，FF１の
出力を相手の入力ゲートＧ１，Ｇ０の開閉制御信
号として用いてある。即ち０系が先に制御すると
フリツプフロツプFF０のはＬ（ロー）レベルと
なり、アンドゲートＧ１を閉じて１系が制御しよ
うとしても、そのCTL＝１は該アンドゲートＧ
１で阻止されてフリツプフロツプFF１に達せず、
該FF１はセツトされない。従つて制御権は０系
が握つたまゝである。０系がCTLビツトを０に
するとFF０はリセツトされるから１系がFF１を
セツトして制御権を握ることができ、このときは
FF１のがＬになるのでアンドゲートＧ０が閉
じ、０系はFF０をセツトできない。尚、Ｒ０１，
Ｒ０２，Ｒ１１，Ｒ１２はLSW制御情報のレシ
ーバ、Ｄ０，Ｄ１は制御用フリツプフロツプFF
０，FF１の状態表示（CTLリード）用ドライバ
である。
LSW制御情報切替回路の構成図で、Ａ０は制御
装置ICU０を経由した０系のLSW制御情報を受
ける切替部、Ａ１は制御装置ICU１を経由した１
系のLSW制御情報を受ける切替部である。切替
部Ａ０を例にすると、制御ビツトCTLが１であ
ればフリツプフロツプFF０がセツトされ、トラ
イステートバツフアTS０がオンしてSTB，CCE
０，CCE１が第５図ａの制御回路CNTへ出力さ
れる。切替部Ａ１についても同様で、FF１は自
系を有効にするフリツプフロツプ、TS１はトラ
イステートバツフアである。但し、相手側が先に
制御されている場合は自系の制御を阻止するよう
にし、相互のフリツプフロツプFF０，FF１の
出力を相手の入力ゲートＧ１，Ｇ０の開閉制御信
号として用いてある。即ち０系が先に制御すると
フリツプフロツプFF０のはＬ（ロー）レベルと
なり、アンドゲートＧ１を閉じて１系が制御しよ
うとしても、そのCTL＝１は該アンドゲートＧ
１で阻止されてフリツプフロツプFF１に達せず、
該FF１はセツトされない。従つて制御権は０系
が握つたまゝである。０系がCTLビツトを０に
するとFF０はリセツトされるから１系がFF１を
セツトして制御権を握ることができ、このときは
FF１のがＬになるのでアンドゲートＧ０が閉
じ、０系はFF０をセツトできない。尚、Ｒ０１，
Ｒ０２，Ｒ１１，Ｒ１２はLSW制御情報のレシ
ーバ、Ｄ０，Ｄ１は制御用フリツプフロツプFF
０，FF１の状態表示（CTLリード）用ドライバ
である。
第５図ａは回線切替装置LSW内に設けられた
制御回路CNTの具体例で、Ｇ１１〜Ｇ１４はア
ンドゲート、Ｇ１５，Ｇ１６はオアゲート、FF
は回線切替用のフリツプフロツプである。このフ
リツプフロツプFFのＱ出力Ｘを同図ｂのゲート
回路Ｇ２０，Ｇ２１（回線切替装置LSWの要部、
第２図ではスイツチとして図示）に与えてそのＨ
（ハイ）レベル、Ｌレベルで回線切替えを行う。
Ｇ２２はオアゲートである。回線は一般には複数
回線あるので図ではこれをxnとして示している。
切替はｎ回線同時に行なわれる。
制御回路CNTの具体例で、Ｇ１１〜Ｇ１４はア
ンドゲート、Ｇ１５，Ｇ１６はオアゲート、FF
は回線切替用のフリツプフロツプである。このフ
リツプフロツプFFのＱ出力Ｘを同図ｂのゲート
回路Ｇ２０，Ｇ２１（回線切替装置LSWの要部、
第２図ではスイツチとして図示）に与えてそのＨ
（ハイ）レベル、Ｌレベルで回線切替えを行う。
Ｇ２２はオアゲートである。回線は一般には複数
回線あるので図ではこれをxnとして示している。
切替はｎ回線同時に行なわれる。
第３図ａに示すLSW制御情報は８ビツトあり、
その第０ビツトはCTLビツト、第１〜３ビツト
は０系からの制御情報、第４〜６ビツトは１系か
らの制御情報、第７ビツトは遊びである。０系制
御の場合、１系用第４〜第６ビツトは遊びとな
り、１系制御の場合は第１〜第３ビツトが遊びに
なるが、これらは同じ内容にしておく。
その第０ビツトはCTLビツト、第１〜３ビツト
は０系からの制御情報、第４〜６ビツトは１系か
らの制御情報、第７ビツトは遊びである。０系制
御の場合、１系用第４〜第６ビツトは遊びとな
り、１系制御の場合は第１〜第３ビツトが遊びに
なるが、これらは同じ内容にしておく。
次に第２図を中心に全体を動作を説明する。
LSW制御情報は各系の中央処理装置CPU０、
CPU１から送出され、制御装置ICU０，ICU１を
経て回線切替装置LSWの切替部Ａ０，Ａ１（第
４図）に転送される。一方、回線データは送信時
には中央処理装置CPU０，CPU１から通信制御
装置CCE０，CCE１へ、そしてここで並直列変
換され、回線切替装置LSW、モデム装置MDを
通して回線へ送出される。受信時はこの逆の経路
である。
LSW制御情報は各系の中央処理装置CPU０、
CPU１から送出され、制御装置ICU０，ICU１を
経て回線切替装置LSWの切替部Ａ０，Ａ１（第
４図）に転送される。一方、回線データは送信時
には中央処理装置CPU０，CPU１から通信制御
装置CCE０，CCE１へ、そしてここで並直列変
換され、回線切替装置LSW、モデム装置MDを
通して回線へ送出される。受信時はこの逆の経路
である。
さて(1)LSW制御情報に含まれる制御ビツト
CTLを１にすると、第４図のフリツプフロツプ
FF０，FF１のうち対応する側がセツトされ、第
５図ａに示す制御回路CNTへのパスが形成され
る。(2)次にLSW制御ビツトの状態を読取る。０
であれば他系制御中なのでタイミングをとり、再
度(1)へ。１であれば制御可である。(3)CCE０，
CCE１，STBを第３図ｂのタイムチヤートに従
い１／０とプログラミングする。この時点では既
に制御回路へのパスは形成されている。(4)切替制
御が終了したら制御ビツトCTLを０にし、上記
のパスを切断する（該当するフリツプフロツプの
Ｑ出力を０とする）。
CTLを１にすると、第４図のフリツプフロツプ
FF０，FF１のうち対応する側がセツトされ、第
５図ａに示す制御回路CNTへのパスが形成され
る。(2)次にLSW制御ビツトの状態を読取る。０
であれば他系制御中なのでタイミングをとり、再
度(1)へ。１であれば制御可である。(3)CCE０，
CCE１，STBを第３図ｂのタイムチヤートに従
い１／０とプログラミングする。この時点では既
に制御回路へのパスは形成されている。(4)切替制
御が終了したら制御ビツトCTLを０にし、上記
のパスを切断する（該当するフリツプフロツプの
Ｑ出力を０とする）。
発明の効果
以上述べたように本発明によれば、データ通信
処理システムの構成を簡略化し、小形化でき、ま
た保守作業が容易で、現地工事時の接続ケーブル
を削除できる等の利点を有する。
処理システムの構成を簡略化し、小形化でき、ま
た保守作業が容易で、現地工事時の接続ケーブル
を削除できる等の利点を有する。
第１図は従来の回線切替制御方式を採用したデ
ータ通信処理システムのブロツク図、第２図は本
発明の一実施例を示すブロツク図、第３図は
LSW制御情報の説明図、第４図および第５図は
回線切替装置内の各部構成図である。 図中、CPU０，CPU１は中央処理装置、CCE
０，CCE１は通信制御装置、ICU０，ICU１は制
御装置、LSWは回線切替装置、MDはモデム装
置（回線装置）、FF０，FF１は切替制御ビツト
用のフリツプフロツプ、Ｇ０，Ｇ１は二重選択防
止用ゲート回路である。
ータ通信処理システムのブロツク図、第２図は本
発明の一実施例を示すブロツク図、第３図は
LSW制御情報の説明図、第４図および第５図は
回線切替装置内の各部構成図である。 図中、CPU０，CPU１は中央処理装置、CCE
０，CCE１は通信制御装置、ICU０，ICU１は制
御装置、LSWは回線切替装置、MDはモデム装
置（回線装置）、FF０，FF１は切替制御ビツト
用のフリツプフロツプ、Ｇ０，Ｇ１は二重選択防
止用ゲート回路である。
Claims (1)
- 【特許請求の範囲】 １ 二重化された通信制御装置CCEと共通の回
線装置MDとの間に回線切替装置LSWを設け、
且つ中央処理装置CPUも二重化して、その二重
化された中央処理装置からの切替制御情報を該回
線切替装置へ送出する制御装置ICUを備えたデー
タ通信処理システムの回線切替制御方式におい
て、 前記切替制御情報に、切替え先を示すビツト
CCE０，CCE１の他に、自系が制御する／しな
いを示す制御ビツトCTLを含め、 また前記回線切替装置には、前記制御装置から
の切替制御装置を直接入力するようにし、そし
て、他系の制御ビツトCTLが制御しないを示し
ていることにより当該系の制御ビツトを受付け、
それが制御するを示すとき、当該系の制御ビツト
を除く切替制御情報を選択する回路Ａ０，Ａ１を
設け、該回路で選択された切替制御情報に基づき
回線切替を行なうことを特徴とする回線切替制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4370483A JPS59169228A (ja) | 1983-03-16 | 1983-03-16 | 回線切替制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4370483A JPS59169228A (ja) | 1983-03-16 | 1983-03-16 | 回線切替制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59169228A JPS59169228A (ja) | 1984-09-25 |
| JPH0129330B2 true JPH0129330B2 (ja) | 1989-06-09 |
Family
ID=12671200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4370483A Granted JPS59169228A (ja) | 1983-03-16 | 1983-03-16 | 回線切替制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59169228A (ja) |
-
1983
- 1983-03-16 JP JP4370483A patent/JPS59169228A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59169228A (ja) | 1984-09-25 |
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