JPH01293651A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01293651A JPH01293651A JP63126130A JP12613088A JPH01293651A JP H01293651 A JPH01293651 A JP H01293651A JP 63126130 A JP63126130 A JP 63126130A JP 12613088 A JP12613088 A JP 12613088A JP H01293651 A JPH01293651 A JP H01293651A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- oxide film
- silicon nitride
- silicon oxide
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分計〕
この発明は、半導体装置の製造方法に係り、特に半導体
基板の主面に形成されたトレンチ−壁に素子間分離領域
を形成する方法に関するものである。
基板の主面に形成されたトレンチ−壁に素子間分離領域
を形成する方法に関するものである。
第３図は従来の１トランジスタ、１キャパシタＭ Ｉ
Ｓ （Ｍｅｔａｌ ｌｍ５ｈｕｌａｔｏｒ
Ｓｅａ＋１ｅｏｎｄｕｃｔｏｒ） 型随時続出し書込
み半導体記憶装置の断面構造を示す図である。
Ｓ （Ｍｅｔａｌ ｌｍ５ｈｕｌａｔｏｒ
Ｓｅａ＋１ｅｏｎｄｕｃｔｏｒ） 型随時続出し書込
み半導体記憶装置の断面構造を示す図である。
この図において、１は単結晶シリコンを用いた半導体基
板、２は厚いシリコン酸化膜を用いた素子間分離領域、
３は導電性多結晶シリコンを用いたキャパシタ電極、４
は同じく多結晶シリコンを用いたトランスファーゲート
電極、５はアルミニウムを用いたビット線、６はシリコ
ン酸化膜を用いたトランスファーゲート誘電体膜、７は
同じ（シリコン酸化膜を用いたキャパシタ誘電体膜、８
はソース・ドレイン不純物拡散電極、９はシリコン酸化
膜を用いた眉間絶縁膜、１０はシリコン窒化膜を用いた
表面保護膜、１１は不純物拡散層によるキャパシタ電極
である。′ 従来の１トランジスタ、１キヤパシタ構成によるＭＩＳ
型随時読出し書込み半導体記憶装置では、第３図に示し
たように、トランジスタとキャパシタが半導体基板１の
表面上に配置されている。
板、２は厚いシリコン酸化膜を用いた素子間分離領域、
３は導電性多結晶シリコンを用いたキャパシタ電極、４
は同じく多結晶シリコンを用いたトランスファーゲート
電極、５はアルミニウムを用いたビット線、６はシリコ
ン酸化膜を用いたトランスファーゲート誘電体膜、７は
同じ（シリコン酸化膜を用いたキャパシタ誘電体膜、８
はソース・ドレイン不純物拡散電極、９はシリコン酸化
膜を用いた眉間絶縁膜、１０はシリコン窒化膜を用いた
表面保護膜、１１は不純物拡散層によるキャパシタ電極
である。′ 従来の１トランジスタ、１キヤパシタ構成によるＭＩＳ
型随時読出し書込み半導体記憶装置では、第３図に示し
たように、トランジスタとキャパシタが半導体基板１の
表面上に配置されている。
ここで、第３図に示した素子間分離領域２の形成方法に
ついて、第４図（ａ）〜（ｄ）を用いて説明する。第４
図において、１２は酸化膜マスクとなるシリコン窒化膜
、１３は前記シリコン窒化Ｍ１２の下敷のシリコン酸化
膜であり、１および２は第３図で説明したものと同一の
ものである。
ついて、第４図（ａ）〜（ｄ）を用いて説明する。第４
図において、１２は酸化膜マスクとなるシリコン窒化膜
、１３は前記シリコン窒化Ｍ１２の下敷のシリコン酸化
膜であり、１および２は第３図で説明したものと同一の
ものである。
まず、第４図（ａ）に示すように、半導体基板１上の全
表面を熱酸化しシリコン酸化膜１３を形成する。続いて
、このシリコン酸化膜１３の上面にシリコン窒化膜１２
を被覆する。次に、第４図（ｂ）に示すように、写真製
版工程を経て所定の領域のシリコン窒化膜１２とシリコ
ン酸化膜１３を除去する。次に、第４図（０）に示すよ
うに、シリコン窒化膜１２をマスクにして熱酸化を施し
、次に、第４図（ｄ）に示すように、シリコン窒化膜１
２とシリコン酸化膜１３を除去することにより、厚いシ
リコン酸化膜からなる素子間分離領域２が形成される。
表面を熱酸化しシリコン酸化膜１３を形成する。続いて
、このシリコン酸化膜１３の上面にシリコン窒化膜１２
を被覆する。次に、第４図（ｂ）に示すように、写真製
版工程を経て所定の領域のシリコン窒化膜１２とシリコ
ン酸化膜１３を除去する。次に、第４図（０）に示すよ
うに、シリコン窒化膜１２をマスクにして熱酸化を施し
、次に、第４図（ｄ）に示すように、シリコン窒化膜１
２とシリコン酸化膜１３を除去することにより、厚いシ
リコン酸化膜からなる素子間分離領域２が形成される。
上記のような従来の半導体記憶装置では、トランジスタ
とキャパシタが半導体基板１の平面上に配置されている
ため、高集積化を図った現在の１ＭビットのＭＩＳ型随
時読出し書込み半導体記憶装置では、これらを占有する
面積が限界の域に達している。乙の問題を解消する方法
として半導体基板上にトレンチを形成し、その側壁にト
ランジスタおよびキャパシタを配置する方法があるが、
従来の方法ではトレンチ側壁に素子量分ａ領域２を形成
するのは不可能であった。
とキャパシタが半導体基板１の平面上に配置されている
ため、高集積化を図った現在の１ＭビットのＭＩＳ型随
時読出し書込み半導体記憶装置では、これらを占有する
面積が限界の域に達している。乙の問題を解消する方法
として半導体基板上にトレンチを形成し、その側壁にト
ランジスタおよびキャパシタを配置する方法があるが、
従来の方法ではトレンチ側壁に素子量分ａ領域２を形成
するのは不可能であった。
この発明は、かかる問題点を解消するためになされたも
ので、イオン注入法を用いてトレンチ側壁の所定の領域
に素子間分離領域となる厚いシリコン酸化膜を形成して
半導体装置を構成することを目的とする。
ので、イオン注入法を用いてトレンチ側壁の所定の領域
に素子間分離領域となる厚いシリコン酸化膜を形成して
半導体装置を構成することを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板の
主面にトレンチを形成し、このトレンチ内部にシリコン
酸化膜を埋め込む工程、半導体基板全面にシリコン窒化
膜を被覆する工程、トレンチ上部の所定領域のシリコン
窒化膜を除去する工程、トレンチ内部に埋め込んだシリ
コン酸化膜を除去する工程、シリコン窒化膜の開口幅を
利用して、トレンチ側壁の所定の領域に斜め方向から不
純物イオン注入を行い熱酸化を行う工程、シリコン窒化
膜を除去する工程を含むものである。
主面にトレンチを形成し、このトレンチ内部にシリコン
酸化膜を埋め込む工程、半導体基板全面にシリコン窒化
膜を被覆する工程、トレンチ上部の所定領域のシリコン
窒化膜を除去する工程、トレンチ内部に埋め込んだシリ
コン酸化膜を除去する工程、シリコン窒化膜の開口幅を
利用して、トレンチ側壁の所定の領域に斜め方向から不
純物イオン注入を行い熱酸化を行う工程、シリコン窒化
膜を除去する工程を含むものである。
この発明の半導体装置の製造方法においては、トレンチ
側壁の所定の領域にイオン注入を行い、これに熱酸化を
施すようにしたことから、トレンチ側壁の所定の領域が
増速酸化し素子間分離領域が形成される。
側壁の所定の領域にイオン注入を行い、これに熱酸化を
施すようにしたことから、トレンチ側壁の所定の領域が
増速酸化し素子間分離領域が形成される。
第２図はこの発明による半導体記憶装置の一実施例を示
す断面図である。
す断面図である。
第２図における半導体記憶装置は、半導体基板１上のト
レンチ内部に１トランジスタ、１キヤパシタ構成のメモ
リセルが４つ配置され、それぞれの素子間分離領域２は
トレンチ側壁に形成されている。
レンチ内部に１トランジスタ、１キヤパシタ構成のメモ
リセルが４つ配置され、それぞれの素子間分離領域２は
トレンチ側壁に形成されている。
すなわち、両側のトレンチ側壁の所定の深さの位置に厚
いシリコン酸化膜による素子間分離領域２が設けられ、
その上下にキャパシタ電極３．キャパシタ誘電体膜７、
不純物拡散層によるキャパシタ電極１１により構成され
たキャパシタが配置されている。次に、トレンチ側壁下
方の不純物拡散層によるキャパシタ電極１１に接続され
、トレンチ底面に配置されたソース・ドレイン不純物拡
散電極８に隣接してトランスファーゲート誘電体膜６を
介してトレンチ底面の半導体基板１上にトランスファー
ゲート電極４が配置される。続いて、この１．ランスフ
ァーゲート電極４に隣接してトレンチ底面中央部にソー
ス・ドレイン不純物拡散電極８が配置され、これにビッ
ト線５が接続されている。！１な、トレンチ側壁上方の
不純物拡散層によるキャパシタ電極１１に接続されたソ
ース・ドレイン不純物拡散電極８に隣接してトランスフ
ァーゲート誘電体Ｍ６を介してトレンチ側壁上部の半導
体基板１上にトランスファーゲート電極４が配置されて
いる。続いて、トランスファーゲート電極４に隣接して
半導体基板１の平面部にソース・ドレイン不純物拡散電
極８が配置され、これに前記ビット！ｌｌｌ５が接続さ
れている。ここで前者のトレンチ底面中央部に接続され
たビット線５はトレンチ中央部の層間絶縁膜９に設けら
れたコンタクトホールを介して接続され、後者の半導体
基板１の平面部に接続されたビット線５はコンタクトホ
ールを介さずに接続されている。これらは、トレンチ内
部の向かい合う側壁と対称的に配置され、以上のトレン
チ内部のメモチセルは隣接配置して構成されている。以
上の構造により集積度の高い半導体記憶装置が得られる
。
いシリコン酸化膜による素子間分離領域２が設けられ、
その上下にキャパシタ電極３．キャパシタ誘電体膜７、
不純物拡散層によるキャパシタ電極１１により構成され
たキャパシタが配置されている。次に、トレンチ側壁下
方の不純物拡散層によるキャパシタ電極１１に接続され
、トレンチ底面に配置されたソース・ドレイン不純物拡
散電極８に隣接してトランスファーゲート誘電体膜６を
介してトレンチ底面の半導体基板１上にトランスファー
ゲート電極４が配置される。続いて、この１．ランスフ
ァーゲート電極４に隣接してトレンチ底面中央部にソー
ス・ドレイン不純物拡散電極８が配置され、これにビッ
ト線５が接続されている。！１な、トレンチ側壁上方の
不純物拡散層によるキャパシタ電極１１に接続されたソ
ース・ドレイン不純物拡散電極８に隣接してトランスフ
ァーゲート誘電体Ｍ６を介してトレンチ側壁上部の半導
体基板１上にトランスファーゲート電極４が配置されて
いる。続いて、トランスファーゲート電極４に隣接して
半導体基板１の平面部にソース・ドレイン不純物拡散電
極８が配置され、これに前記ビット！ｌｌｌ５が接続さ
れている。ここで前者のトレンチ底面中央部に接続され
たビット線５はトレンチ中央部の層間絶縁膜９に設けら
れたコンタクトホールを介して接続され、後者の半導体
基板１の平面部に接続されたビット線５はコンタクトホ
ールを介さずに接続されている。これらは、トレンチ内
部の向かい合う側壁と対称的に配置され、以上のトレン
チ内部のメモチセルは隣接配置して構成されている。以
上の構造により集積度の高い半導体記憶装置が得られる
。
次に、上述したこの発明によるトレンチ側壁の厚いシリ
コン酸化膜からなる素子間分離領域２の形成方法につい
て、第１図（ａ）〜（ｆ）を参照して説明する。
コン酸化膜からなる素子間分離領域２の形成方法につい
て、第１図（ａ）〜（ｆ）を参照して説明する。
第１図（ａ）〜（ｆ）はこの発明の半導体装置の製造方
法の一実施例を示す各工程の断面図である。４図におい
て、１４は前記半導体基板１に形成されたトレンチ、１
５はＣＶ Ｄ （Ｃｈｅｍｉｅａｌ Ｖａ −ｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）によるシリコン酸化膜、１６は
斜めイオン注入による不純物拡散層である。なお、他の
符号は第４図と同じものを示す。
法の一実施例を示す各工程の断面図である。４図におい
て、１４は前記半導体基板１に形成されたトレンチ、１
５はＣＶ Ｄ （Ｃｈｅｍｉｅａｌ Ｖａ −ｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）によるシリコン酸化膜、１６は
斜めイオン注入による不純物拡散層である。なお、他の
符号は第４図と同じものを示す。
次に、この発明の素子間分離領域２の形成工程について
説明する。
説明する。
まず、第１図（ａ）に示すように、半導体基板１上にト
レンチ１４を形成し、続いて、第１図（ｂ）に示すよう
に、基板表面全面にＣＶＤによりシリコン酸化ｒＭ１５
を堆積しエッチバック法によりトレンチ１４内部のみに
シリコン酸化膜１５を残存させる。
レンチ１４を形成し、続いて、第１図（ｂ）に示すよう
に、基板表面全面にＣＶＤによりシリコン酸化ｒＭ１５
を堆積しエッチバック法によりトレンチ１４内部のみに
シリコン酸化膜１５を残存させる。
次に、第１図（ｅ）に示すように、表面に薄いシリコン
窒化１１＊１２を形成し、トレンチ上部の所定の領域を
写真製版工程を経て除去する。次に、第１図（ｄ）に示
すように、トレンチ１４内部に残存させたシリコン酸化
膜１５を除去した後、第１図（ｅ）に示すように、第１
図（Ｃ）において形成した薄いシリコン窒化膜１２をマ
スクにして斜めイオン注入を施してトレンチ側壁１４ａ
の所定の領域に不純物拡散層１６を形成する。続いて、
第１図（ｆ’）に示すように、イオン注入のマスクとし
たシリコン窒化膜１２を除去し、熱酸化を施す。これに
より不純物拡散層１６は、増速酸化され厚いシリコン酸
化膜が形成される。次に、所定の膜厚だけエツチングを
施し、選択酸化膜を形成する。
窒化１１＊１２を形成し、トレンチ上部の所定の領域を
写真製版工程を経て除去する。次に、第１図（ｄ）に示
すように、トレンチ１４内部に残存させたシリコン酸化
膜１５を除去した後、第１図（ｅ）に示すように、第１
図（Ｃ）において形成した薄いシリコン窒化膜１２をマ
スクにして斜めイオン注入を施してトレンチ側壁１４ａ
の所定の領域に不純物拡散層１６を形成する。続いて、
第１図（ｆ’）に示すように、イオン注入のマスクとし
たシリコン窒化膜１２を除去し、熱酸化を施す。これに
より不純物拡散層１６は、増速酸化され厚いシリコン酸
化膜が形成される。次に、所定の膜厚だけエツチングを
施し、選択酸化膜を形成する。
以上の工程によ＾、トレンチ側壁の所定の領域に厚いシ
リコン酸化膜からなる素子分離領域２が形成される。
リコン酸化膜からなる素子分離領域２が形成される。
なお、以上の工程により形成されたトレンチ側壁の素子
間分離領域２は、半導体記憶装置のみならず演算装置や
論理装置に適用してもよ（、同様の効果を奏する。
間分離領域２は、半導体記憶装置のみならず演算装置や
論理装置に適用してもよ（、同様の効果を奏する。
以上詳細に説明したように、この発明は、半導体基板の
主面にトレンチを形成し、このトレンチ内部にシリコン
酸化膜を埋め込む工程、半導体基板全面にシリコン窒化
膜を被覆する工程、トレンチ上部の所定領域のシリコン
窒化膜を除去する工程、トレンチ内部に埋め込んだシリ
コン酸化膜を除去する工程、シリコン窒化膜の開口幅を
利用して、トレンチ側壁の所定の領域に斜め方向から不
純物イオン注入を行い熱酸化を行う工程、シリコン窒化
膜を除去する工程を含むので、トレンチ側壁の所定の領
域に選択酸化膜による素子間分離領域を形成することが
可能となる。これによって、例えば半導体基板のトレン
チ側壁へキャパシタおよびトランジスタを形成すること
が可能となり、より集積度の高い半導体装置が得られる
効果がある。
主面にトレンチを形成し、このトレンチ内部にシリコン
酸化膜を埋め込む工程、半導体基板全面にシリコン窒化
膜を被覆する工程、トレンチ上部の所定領域のシリコン
窒化膜を除去する工程、トレンチ内部に埋め込んだシリ
コン酸化膜を除去する工程、シリコン窒化膜の開口幅を
利用して、トレンチ側壁の所定の領域に斜め方向から不
純物イオン注入を行い熱酸化を行う工程、シリコン窒化
膜を除去する工程を含むので、トレンチ側壁の所定の領
域に選択酸化膜による素子間分離領域を形成することが
可能となる。これによって、例えば半導体基板のトレン
チ側壁へキャパシタおよびトランジスタを形成すること
が可能となり、より集積度の高い半導体装置が得られる
効果がある。
第１図（ａ）〜（ｆ）はこの発明に係る半導体装置の素
子間分離領域の形成工程を示す断面図、第２図はこの発
明により得られた半導体記憶装置を示す断面図、第３図
は従来の半導体記憶装置の断面図、第４図（ａ）〜（ｄ
）は従来の素子間分離領域の形成工程を示す断面図であ
る。 図において、１は半導体基板、２は素子間分離領域、１
２はシリコン窒化膜、１３はシリコン酸化膜、１４はト
レンチ、１４ａはトレンチ側壁、１ξはシリコン酸化膜
、１６は不純物拡散層である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 Ｃ！ −〇 ＯＦ−
子間分離領域の形成工程を示す断面図、第２図はこの発
明により得られた半導体記憶装置を示す断面図、第３図
は従来の半導体記憶装置の断面図、第４図（ａ）〜（ｄ
）は従来の素子間分離領域の形成工程を示す断面図であ
る。 図において、１は半導体基板、２は素子間分離領域、１
２はシリコン窒化膜、１３はシリコン酸化膜、１４はト
レンチ、１４ａはトレンチ側壁、１ξはシリコン酸化膜
、１６は不純物拡散層である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 Ｃ！ −〇 ＯＦ−
Claims (1)
- 半導体基板の主面にトレンチを形成し、このトレンチ内
部にシリコン酸化膜を埋め込む工程、前記半導体基板全
面にシリコン窒化膜を被覆する工程、前記トレンチ上部
の所定領域のシリコン窒化膜を除去する工程、前記トレ
ンチ内部に埋め込んだシリコン酸化膜を除去する工程、
前記シリコン窒化膜の開口幅を利用して、前記トレンチ
側壁の所定の領域に斜め方向から不純物イオン注入を行
い熱酸化を行う工程、前記シリコン窒化膜を除去する工
程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126130A JPH01293651A (ja) | 1988-05-23 | 1988-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126130A JPH01293651A (ja) | 1988-05-23 | 1988-05-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01293651A true JPH01293651A (ja) | 1989-11-27 |
Family
ID=14927409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126130A Pending JPH01293651A (ja) | 1988-05-23 | 1988-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01293651A (ja) |
-
1988
- 1988-05-23 JP JP63126130A patent/JPH01293651A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4742018A (en) | Process for producing memory cell having stacked capacitor | |
| US5047817A (en) | Stacked capacitor for semiconductor memory device | |
| JPH0775247B2 (ja) | 半導体記憶装置 | |
| JPH0365905B2 (ja) | ||
| KR960013508B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JPH01287956A (ja) | 半導体記憶装置およびその製造方法 | |
| JPS63237460A (ja) | 半導体装置 | |
| JPH03173174A (ja) | 半導体記憶装置 | |
| US5068698A (en) | MOS semiconductor device having high-capacity stacked capacitor | |
| US5180683A (en) | Method of manufacturing stacked capacitor type semiconductor memory device | |
| JP2519216B2 (ja) | 半導体記憶装置 | |
| JPS5856267B2 (ja) | 半導体集積回路の製造方法 | |
| JP3190659B2 (ja) | 半導体メモリ及びその製造方法 | |
| JPH0834303B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH02307262A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH04343266A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH05110019A (ja) | 半導体メモリ装置 | |
| JPH01293651A (ja) | 半導体装置の製造方法 | |
| JPH0379072A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3004280B2 (ja) | 半導体メモリセル | |
| JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| JPH0281470A (ja) | 半導体装置の製造方法 | |
| JPS63244769A (ja) | 半導体記憶装置 | |
| JPH03257859A (ja) | 半導体装置の製造方法 | |
| JPS63208263A (ja) | 半導体装置 |