JPS63237460A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ この発明は、半導体装置における配線と拡散層等の電子
動作領域とのコンタクト構造の改良に関するものである
。この発明は、たとえば、溝掘り型メモリセル構造の半
導体記憶装置等に好適な半導体装置のコンタクト構造の
改良に関するものである。

［従来の技術］ 溝掘り型メモリセル構造の半導体記憶装置を例にとって
説明すると、従来、この種の半導体記憶装置として、第
３図に示すものがあった。

第３図において、１は半導体基板、２は半導体基板１の
表面領域に半導体基板１と反対の導電型イオンが拡散さ
れて形成された拡散層、３は半導体基板１に掘られた溝
、４は溝３の底部に形成された半導体基板１°と同じ導
電型イオンの拡散層、５は溝３の底部に形成された厚い
分離酸化膜、６は半導体基板１と反対の導電型イオンに
よって溝３の側壁部に形成された拡散層、７は平面部お
よび溝３の側壁部に形成された薄い酸化膜、８はボリシ
リコンなどにより形成されたセルプレート、９はポリシ
リコンと高融点金属シリサイドの積層゛　構造からなる
ワード線、１０は半導体基板１と反対の導電型イオンの
拡散層、１１は配線層間の絶縁膜、１２は拡散層１０上
の絶縁膜１１に形成されたコンタクトホール、１３はア
ルミや高融点金属シリサイドなどからなるビット線であ
る。

次に、第３図の従来装置の動作を説明する。

ワード線９に電圧をかけ、ワード線９直下の半導体基板
１表面領域の導電型を反転させて、拡散層１０の間にチ
ャネルを形成する。

次に、ビット線１３に電圧をかけ、ビット線１３からコ
ンタクトホール１２内の導体、その下の拡散層１０、拡
散層、１０の間に形成されたチャネル、もう一方の拡散
層１０を通して、平面部分の拡散層２と溝３の側壁部の
拡散層６とに電荷を運ぶ。そして、セルプレートである
ポリシリコン８、平面部および溝３の側壁部に形成され
た薄い酸化膜７ならびに平面部に形成された拡散層２と
溝３側壁部に形成された拡散層６とによって形成された
キャパシタ領域に電荷を蓄積して、メモリデバイスとし
ての動作をさせる。

［発明が解決しようとする問題点］ 従来の半導体記憶装置は、以上のように構成されている
ので、コンタクトホール１２とワード線９とが同一平面
にあり、したがって、平面的なメモリセル面積が多くな
るという欠点があった。

また、配線層間の絶縁膜１１に写真製版工程およびエツ
チング工程を通してコンタクトホール１２を形成するた
め、上記各工程７−おけるレジストの寸法シフト、重ね
合わせのずれまたはエツチングによる寸法シフトなどを
考慮して、ワード線とコンタクトホール１２との寸法マ
ージンを厳しくしなければならなかった。

このように、従来の半導体記憶装置では、メモリデバイ
スの高密度化、高集積化の弊害要因が存在していた。

また、他の半導体装置においても、同等な問題点があっ
た。

この発明は、上記のような問題点を解消するためになさ
れたもので、デバイスの高密度化、高集積化を進めるこ
とを可能にした半導体装置を得ることを目的とする。。

［問題点を解決するための手段］ この発明は、半導体基板の表面領域に、所定の電子動作
領域に隣接する位置に溝を形成し、線溝の側壁に配線を
配置することによって、上記電子動作領域とその配線と
を直接コンタクトするようにしたものである。

また、この発明の好ましい態様によれば、半導体基板に
溝を掘り、該掘られた溝側壁部に活性領域と厚い分離酸
化膜領域とを形成し、配線材料を溝側壁部にのみ形成す
ることにより、自己整合的に、溝側壁部にコクタクトを
形成できるようにしたものである。

［作用］ 形成されたコンタクトは溝側面にあるため、デバイスの
平面的な面積をを減少させることができ、デバイスの高
密度化、高集積化に寄与する。

また、この発明における溝側壁部に形成された活性領域
は、その両側で溝側壁部に形成された厚い分離酸化膜に
よって挾まれているため、自動的に配線のためのコンタ
クトとなり、自己整合的にコンタクトが形成できたこと
になる。

［発明の実施例］ 以下、この発明の一実施例として、半導体記憶装置をと
り上げ、図面を参照して説明する。

第１図は、この発明の一実施例に係る半導体記憶装置の
形成プロセスの概略を示す図である。

第１図を参照して、まず、この発明の一実施例の製造方
法について説明をする。

第１図（ａ）を参照して、半導体基板２１」二に絶縁膜
２２を形成し、さらに、絶縁膜２２上にＣＶＤ法などに
よりポリシリコンを堆積し、ゾーンメルティング法など
によりシリコン単結晶化してシリコン単結晶膜２３を形
成する。さらに、シリコン単結晶膜２３上に絶縁膜２４
を形成する。

第１図（ｂ）を参照して、絶縁膜２４から絶縁＠２２に
達するまで、溝２５を掘り、斜めイオン注入などの方法
で、溝２５の側壁部に半導体装置２１と反対の導電型イ
オンの拡散層２６を形成する。

第１図（Ｃ）を参照して、一方の溝をさらに掘ることに
よって、絶縁膜２２から半導体基板２１へ続く溝２７を
形成する。

第１図（ｄ）を参照して、溝２７の底面に、素子間分離
を形成するために、半導体基板２１と同じ導電型イオン
の拡散層２８を形成し、続いて厚い分離酸化膜２９を形
成する。

次に、全面にポリシリコンを堆積させ、エッチバック法
などにより、溝２５と溝２７との側壁部にのみポリシリ
コンを残し、キャパシタ領域の電極３０ａとビット線３
０ｂとを形成する。

そして、キャパシタ領域には、キャパシタ用の薄い酸化
膜３１を形成し、溝内をポリシリコンを用いたセルプレ
ート３２で充填する。

その後に、溝２５に酸化膜などの絶縁膜３３を埋め込む
。

第１図（ｅ）を参照して、平面領域にゲート酸化膜３４
を形成し、その上にワード線３５を配置し、さらに絶縁
膜４０を設ける。

以上のようにして、第１図（ｅ）にその断面図が示され
たこの発明の一実施例にかかる半導体記憶装置が得られ
る。

次に、この発明の一実施例に係る半導体記憶装置の動作
について説明をする。

第１図（ｅ）を参照して、ワード線３５に電圧をかけ、
ゲート酸化膜３４を介してワード！１１３５直下の単結
晶シリコン膜２３の表面領域の導電型を反転させて、そ
こにチャネルを形成する。これによって、拡散層２６ａ
と２６ｂとの間が導通する。

次に、ビット線３０ｂに電圧をかける。応じて、この電
圧により、拡散層２６ｂ、チャネル、拡散ＩＷ２６ａを
通ってポリシリコン３０ａに電荷が伝達される。

よって、ポリシリコン３０ａ、薄い酸化膜３１およびポ
リシリコンによって形成されたセルプレート３２を含む
キャパシタ領域に電荷が蓄積されて、メモリデバイスと
しての動作をさせることが〜できる。

上記構成では、ビット線３０ｂが、溝２５の側壁に形成
され、拡散層２６ｂと直接コンタクトするようにされて
いる。したがって、ワード線３５とビット線３０ｂとの
配置関係等を考慮したとき、デバイスを高集積化しやす
い構成になっている。

この実施例の他の特徴は、溝２５の側壁部にビット線３
０ｂを形成する際、該ビット線３０ｂを電気的に接続す
るコンタクト面が、自己整合的に形成されていることで
ある。

次に、この自己整合的にコンタクト面が形成される点に
ついて説明する。

第２図（ａ）は、この発明の一実施例に係る半導体記憶
装置のレイアウトを示す平面図であり、第２図（ｂ）は
、第２図（ａ）のＡ−Ａ一部分に対応する断面図である
。

また、第２図（ｃ）および（ｄ）は、溝２５側壁部に自
己整合的にコンタクト面を形成する工程の概略を示すも
のである。

第２図（ｃ）（ｄ）は、上述したように、溝２５の側壁
部に自己整合的にコンタクト面を形成する工程の一部で
あるから、本発明の一実施例を製造する全体的な工程と
しては、第１図（ａ）−第２図（ｃ）−第１図（ｂ）−
節１図（ｃ）−第２図（ｄ）−第１図（ｄ）−第１図（
ｅ）という流れをとることになる。

なお、第２図の各図は、メモリセル部だけでなく、上記
自己整合的にコンタクト面が形成されることを説明する
関係上、メモリセルに隣接する分離領域についても示さ
れている。

第１図（ａ）の工程終了後、第２図（ｃ）に示すごとく
、溝２５を掘った後に、溝２５の側壁部に斜めイオン注
入法などにより半導体基板２１と同じ導電型イオンの拡
散層３６と厚い分離酸化膜３７とを選択的に形成する。

これにより、溝２５側壁部に、活性領域が厚い素子間分
離酸化膜によ　。

って挾まれている構造が形成される。この！ｇ造が、自
己整合的なコンタクト面となる。

次いで、第１図（ｂ）（ｃ）の各工程を行ない、その工
程終了後、第２図（ｄ）に示すように、素子間分離用の
深い溝２７″を形成して、その溝２７′に以下のような
加工をする。すなわち、溝２７′の底面部に、半導体基
板２１と同じ導電型イオンの拡散層２８と厚い分離酸化
膜２９とを形成した後に、溝２７゛の側壁部および平面
部３８に斜めイオン注入などの方法により半導体基板２
１と同じ導電型イオンの拡散層３６′と厚い分離酸化膜
３７′とを、拡散層３６および分離酸化膜３７に合わせ
て選択的に形成する。

すると、溝２７′の側壁部に、活性領域が厚い素子間分
離酸化膜によって挟まれている構造を形成することがで
きる。この構造も自己整合的なコンタクト面となる。

その後、前述したように、第１図（ｄ）以降に示す工程
が施されて、この発明の一実施例が製造される。

なお、上記実施例は半導体記憶装置を取り上げて説明し
たが、半導体記憶装置に限らず、所定の電子動作領域お
よびそれに接続される配線を含む他の半導体装置にも適
用することができる。

［発明の効果］ 以上のように、この発明によれば、半導体基板の表面領
域の、所定の電子動作領域に隣接する位置に溝を形成し
、線溝の側壁に配線を配置することによって、電子動作
領域と配線とを直接コンタクトしたので、高集積化およ
び高密度化の可能な半導体装置とすることができる。

また、この発明の好ましい態様によれば、溝側壁部で活
性領域が厚い分離酸化膜によって挟まれているような構
造を形成し、この構造が溝側壁部に自己整合的なコンタ
クト面を形成することを可能にするので、プロセス上の
コンタクト面まわりの重ね合わせ精度の向上や平面的な
セル面積の縮小を図ることができ、大容量化の可能な半
導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例に係る半導体記憶装置の
構造を製造工程別に示す断面図である。 第２図は、溝側壁部にコンタクトを形成する製造方法の
一例を示す図である。第３図は、従来の半導体装置の断
面図である。 図において、２１は半導体基板、２５は溝、２７はメモ
リセル用の深い溝、２Ｇは拡散領域、３０ｂはビット線
、３５はワード線を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の表面領域に形成された所定の電子動
   作領域と、該電子動作領域にコンタクトされる配線とを
   含む半導体装置において、前記半導体基板の表面領域の
   、前記電子動作領域に隣接する位置に溝を形成し、 該溝の側壁に前記配線を配置することによって、前記電
   子動作領域と配線とを直接コンタクトしたことを特徴と
   する、半導体装置。
2. （２）前記半導体装置は、溝掘り型のメモリセル構造を
   有するものであって、 前記電子動作領域の一方に前記メモリセルが結合されて
   おり、 前記電子動作領域の他方に前記配線としてのビット線が
   直接コンタクトされていることを特徴とする、特許請求
   の範囲第１項記載の半導体装置。