JPH08321602A - Ｍｉｓ半導体装置およびその制御方法 - Google Patents
Ｍｉｓ半導体装置およびその制御方法Info
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- JPH08321602A JPH08321602A JP12694795A JP12694795A JPH08321602A JP H08321602 A JPH08321602 A JP H08321602A JP 12694795 A JP12694795 A JP 12694795A JP 12694795 A JP12694795 A JP 12694795A JP H08321602 A JPH08321602 A JP H08321602A
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- gate
- oxide film
- switching
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Abstract
(57)【要約】
【目的】絶縁ゲート型電界効果トランジスタにおいて、
高速スイッチング特性および低オン抵抗特性の両特性を
同時に実現する。 【構成】ＭＯＳＦＥＴのゲート電極を、絶縁膜を挟んだ
二層のゲート電極２７と２６を重合わせた構造のゲート
電極とし、その二つのゲート電極を使い分け、ターンオ
ン、ターンオフ時のスイッチング用のゲート電極２７と
オン状態用のゲート電極２６とする。ゲート電極とシリ
コン基板間のミラー容量の小さなゲート電極２７を使え
ばスイッチング速度が速く、ゲート酸化膜厚が薄いゲー
ト電極２６を使えば定常状態のオン抵抗が小さくなる。
そして、ターンオン時には、ゲート電極２７にゲート信
号３３を与えてオンした後にゲート電極２６にゲート信
号３４を与え、逆にターンオフ時には、先ずゲート電極
２６のゲート信号３４をオフしたのち、ゲート電極２７
のゲート信号３３をオフする。
高速スイッチング特性および低オン抵抗特性の両特性を
同時に実現する。 【構成】ＭＯＳＦＥＴのゲート電極を、絶縁膜を挟んだ
二層のゲート電極２７と２６を重合わせた構造のゲート
電極とし、その二つのゲート電極を使い分け、ターンオ
ン、ターンオフ時のスイッチング用のゲート電極２７と
オン状態用のゲート電極２６とする。ゲート電極とシリ
コン基板間のミラー容量の小さなゲート電極２７を使え
ばスイッチング速度が速く、ゲート酸化膜厚が薄いゲー
ト電極２６を使えば定常状態のオン抵抗が小さくなる。
そして、ターンオン時には、ゲート電極２７にゲート信
号３３を与えてオンした後にゲート電極２６にゲート信
号３４を与え、逆にターンオフ時には、先ずゲート電極
２６のゲート信号３４をオフしたのち、ゲート電極２７
のゲート信号３３をオフする。
Description
【０００１】
【産業上の利用分野】この発明は、金属−絶縁膜−半導
体構造のゲートを有し、スイッチング動作を行う半導体
装置（以下ＭＩＳ半導体装置と略す）に関する。
体構造のゲートを有し、スイッチング動作を行う半導体
装置（以下ＭＩＳ半導体装置と略す）に関する。
【０００２】
【従来の技術】ＭＩＳ半導体装置の一種であるＭＯＳＦ
ＥＴ（金属−酸化膜−半導体構造のゲートをもつ電界効
果トランジスタ）の部分断面図を図２（ａ）に示す。Ｍ
ＯＳＦＥＴは、図に示した電流のオン・オフを行う活性
部分の他に、主に周縁部分に耐圧を担う部分があるが、
本発明の本質にかかわる部分ではないので省略する。
ＥＴ（金属−酸化膜−半導体構造のゲートをもつ電界効
果トランジスタ）の部分断面図を図２（ａ）に示す。Ｍ
ＯＳＦＥＴは、図に示した電流のオン・オフを行う活性
部分の他に、主に周縁部分に耐圧を担う部分があるが、
本発明の本質にかかわる部分ではないので省略する。
【０００３】図において、低抵抗のｎ型サブストレート
１上にエピタキシャル成長したｎドリフト層２がありそ
の表面層に、選択的にｐ型の不純物の導入によりｐベー
ス領域３が形成されている。そのｐベース領域３の表面
層の一部にｎソース領域４が形成され、隣接する二つの
ｐベース領域３内のｎソース領域４に挟まれたｐベース
領域３およびｎドリフト層２の表面露出部上にゲート酸
化膜５を介して多結晶シリコンからなるゲート電極６が
形成されている。そして、ｎソース領域４とｐベース領
域３の表面に共通に接触するソース電極８が設けられ、
ｎ型サブストレート１の裏面にはＡｌ合金の烝着により
ドレイン電極９が設けられている。図のようにゲート電
極６の上部および側部を絶縁膜１０で覆って、ソース電
極８を延長することもできる。
１上にエピタキシャル成長したｎドリフト層２がありそ
の表面層に、選択的にｐ型の不純物の導入によりｐベー
ス領域３が形成されている。そのｐベース領域３の表面
層の一部にｎソース領域４が形成され、隣接する二つの
ｐベース領域３内のｎソース領域４に挟まれたｐベース
領域３およびｎドリフト層２の表面露出部上にゲート酸
化膜５を介して多結晶シリコンからなるゲート電極６が
形成されている。そして、ｎソース領域４とｐベース領
域３の表面に共通に接触するソース電極８が設けられ、
ｎ型サブストレート１の裏面にはＡｌ合金の烝着により
ドレイン電極９が設けられている。図のようにゲート電
極６の上部および側部を絶縁膜１０で覆って、ソース電
極８を延長することもできる。
【０００４】このＭＯＳＦＥＴの動作を次に説明する。
ソース電極８を接地し、ドレイン電極９に正電位を与え
て、ゲート電極６にある電圧以上の電位を与えると、ゲ
ート電極６の直下のｐベース領域３の表面層に反転層
（一部は蓄積層）１１が誘起される。そしてその反転層
１１を通じてドレイン電極９とソース電極８間が導通
し、電流が流れることになる。ゲート電極６の正電位を
取り去れば、反転層１１は消滅し、電流は止まる。この
ように、従来は単一のゲート電極でＭＯＳＦＥＴのオン
・オフ動作の制御を行っていた。
ソース電極８を接地し、ドレイン電極９に正電位を与え
て、ゲート電極６にある電圧以上の電位を与えると、ゲ
ート電極６の直下のｐベース領域３の表面層に反転層
（一部は蓄積層）１１が誘起される。そしてその反転層
１１を通じてドレイン電極９とソース電極８間が導通
し、電流が流れることになる。ゲート電極６の正電位を
取り去れば、反転層１１は消滅し、電流は止まる。この
ように、従来は単一のゲート電極でＭＯＳＦＥＴのオン
・オフ動作の制御を行っていた。
【０００５】
【発明が解決しようとする課題】図２（ｂ）に図２
（ａ）のゲート電極６近傍の拡大図を示す。従来のＭＯ
ＳＦＥＴにおいてそのターンオン、ターンオフ時のスイ
ッチング速度は、図２（ｂ）に示す、ゲート電極とシリ
コン基板との間のミラー容量Ｃｍｉの大きさによって決
まる。図３に、このスイッチング時間とゲート酸化膜の
膜厚との関係を示す。横軸はゲート酸化膜の厚さ、縦軸
はスイッチング時間であり、ゲート酸化膜厚が１００ｎ
ｍの素子を標準とした相対値で示してある。この図に見
られるように、ゲート酸化膜が厚くなるほど、スイッチ
ング時間は短く、すなわちスイッチング速度は速くなっ
ている。この理由は、ゲート酸化膜が厚くなるほど、ミ
ラー容量Ｃｍｉが小さくなるためと考えられる。
（ａ）のゲート電極６近傍の拡大図を示す。従来のＭＯ
ＳＦＥＴにおいてそのターンオン、ターンオフ時のスイ
ッチング速度は、図２（ｂ）に示す、ゲート電極とシリ
コン基板との間のミラー容量Ｃｍｉの大きさによって決
まる。図３に、このスイッチング時間とゲート酸化膜の
膜厚との関係を示す。横軸はゲート酸化膜の厚さ、縦軸
はスイッチング時間であり、ゲート酸化膜厚が１００ｎ
ｍの素子を標準とした相対値で示してある。この図に見
られるように、ゲート酸化膜が厚くなるほど、スイッチ
ング時間は短く、すなわちスイッチング速度は速くなっ
ている。この理由は、ゲート酸化膜が厚くなるほど、ミ
ラー容量Ｃｍｉが小さくなるためと考えられる。
【０００６】一方、ＭＯＳＦＥＴのオン状態時のオン抵
抗は主に図２（ｂ）に示す反転層１１の電荷量によって
決まるが、その電荷量はゲート酸化膜の厚さに依存して
いる。図３に、そのオン抵抗とゲート酸化膜の膜厚との
関係も示す。縦軸は、オン抵抗であり、やはりゲート酸
化膜厚が１００ｎｍの素子を標準とした相対値で示して
ある。この図に見られるように、ゲート酸化膜が厚くな
るほど、オン抵抗は大きくなっている。
抗は主に図２（ｂ）に示す反転層１１の電荷量によって
決まるが、その電荷量はゲート酸化膜の厚さに依存して
いる。図３に、そのオン抵抗とゲート酸化膜の膜厚との
関係も示す。縦軸は、オン抵抗であり、やはりゲート酸
化膜厚が１００ｎｍの素子を標準とした相対値で示して
ある。この図に見られるように、ゲート酸化膜が厚くな
るほど、オン抵抗は大きくなっている。
【０００７】すなわち、スイッチング速度とオン抵抗は
トレードオフの関係にある。従って、従来技術において
は高スイッチング速度でかつ低オン抵抗という二つの特
性を同時に満足することはできなかった。以上の問題に
鑑みて、本発明の目的は、高速スイッチング特性と低オ
ン抵抗特性の両特性を同時に満足するＭＩＳ半導体装置
を提供することにある。
トレードオフの関係にある。従って、従来技術において
は高スイッチング速度でかつ低オン抵抗という二つの特
性を同時に満足することはできなかった。以上の問題に
鑑みて、本発明の目的は、高速スイッチング特性と低オ
ン抵抗特性の両特性を同時に満足するＭＩＳ半導体装置
を提供することにある。
【０００８】
【課題を解決するための手段】上記の問題を解決するた
めに、本発明の金属−絶縁膜−半導体構造のゲートを有
するＭＩＳ半導体装置は、ゲート電極が絶縁膜を挟んだ
二層の導電膜からなるものとする。特に、絶縁膜が酸化
膜であり、導電膜が多結晶シリコンからなることがよ
い。
めに、本発明の金属−絶縁膜−半導体構造のゲートを有
するＭＩＳ半導体装置は、ゲート電極が絶縁膜を挟んだ
二層の導電膜からなるものとする。特に、絶縁膜が酸化
膜であり、導電膜が多結晶シリコンからなることがよ
い。
【０００９】また、本発明のＭＩＳ半導体装置の制御方
法としては、上層のゲート電極に信号を与えた後に下層
のゲート電極に信号を与え、また、下層のゲート電極の
信号を取り去った後に上層のゲート電極の信号を取り去
るものとする。
法としては、上層のゲート電極に信号を与えた後に下層
のゲート電極に信号を与え、また、下層のゲート電極の
信号を取り去った後に上層のゲート電極の信号を取り去
るものとする。
【００１０】
【作用】上記のように、絶縁膜を挟んだ二層の導電膜か
らなるゲート電極を有するＭＩＳ半導体装置とすれば、
ターンオン、ターンオフ時およびオン状態の各動作状態
において、それぞれの動作モードに合わせて二層のゲー
ト電極をそれぞれ独立に使い分けることができ、ゲート
電極と半導体基板間のミラー容量Ｃｍｉを変えることが
できる。
らなるゲート電極を有するＭＩＳ半導体装置とすれば、
ターンオン、ターンオフ時およびオン状態の各動作状態
において、それぞれの動作モードに合わせて二層のゲー
ト電極をそれぞれ独立に使い分けることができ、ゲート
電極と半導体基板間のミラー容量Ｃｍｉを変えることが
できる。
【００１１】特に、絶縁膜が酸化膜であり、導電膜が多
結晶シリコンであるものとすれば、半導体プロセスで最
も一般な材料であり、製造が容易である。
結晶シリコンであるものとすれば、半導体プロセスで最
も一般な材料であり、製造が容易である。
【００１２】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。図１は本発明の実施例のＭＯＳＦＥＴ
の活性部分の部分断面図である。図において、低抵抗の
ｎ型サブストレート２１上にエピタキシャル成長したｎ
ドリフト層２２の表面層に、選択的にｐ型の不純物の導
入によりｐベース領域２３が形成されている。そのｐベ
ース領域２３の表面層の一部にｎソース領域２４が形成
され、隣接する二つのｐベース領域２３内のｎソース領
域２４に挟まれたｐベース領域２３およびｎドリフト層
２２の表面露出部上にゲート酸化膜２５を介して酸化膜
を挟んだ二層の多結晶シリコンからなるゲート電極２
６、２７が形成されている。そして、ｎソース領域２４
とｐベース領域２３の表面に共通に接触するソース電極
２８がＡｌ合金の烝着により設けられ、ｎ型サブストレ
ート２１の裏面にはＡｌ合金の烝着によりドレイン電極
２９が設けられている。図のようにゲート電極２７の上
部および側部を絶縁膜３０で覆って、ソース電極２８を
延長することもできる。なお、ゲート電極２６と２７と
は互いに独立に制御できるようにする。半導体基板とな
るシリコン基板上にゲート酸化膜２５を挟んで構成され
たゲート電極２６はオン状態用であり、さらにそのゲー
ト電極２６の上に酸化膜を挟んで構成されたゲート電極
２７はスイッチング用である。
ついて説明する。図１は本発明の実施例のＭＯＳＦＥＴ
の活性部分の部分断面図である。図において、低抵抗の
ｎ型サブストレート２１上にエピタキシャル成長したｎ
ドリフト層２２の表面層に、選択的にｐ型の不純物の導
入によりｐベース領域２３が形成されている。そのｐベ
ース領域２３の表面層の一部にｎソース領域２４が形成
され、隣接する二つのｐベース領域２３内のｎソース領
域２４に挟まれたｐベース領域２３およびｎドリフト層
２２の表面露出部上にゲート酸化膜２５を介して酸化膜
を挟んだ二層の多結晶シリコンからなるゲート電極２
６、２７が形成されている。そして、ｎソース領域２４
とｐベース領域２３の表面に共通に接触するソース電極
２８がＡｌ合金の烝着により設けられ、ｎ型サブストレ
ート２１の裏面にはＡｌ合金の烝着によりドレイン電極
２９が設けられている。図のようにゲート電極２７の上
部および側部を絶縁膜３０で覆って、ソース電極２８を
延長することもできる。なお、ゲート電極２６と２７と
は互いに独立に制御できるようにする。半導体基板とな
るシリコン基板上にゲート酸化膜２５を挟んで構成され
たゲート電極２６はオン状態用であり、さらにそのゲー
ト電極２６の上に酸化膜を挟んで構成されたゲート電極
２７はスイッチング用である。
【００１３】この構成においてそれぞれのゲート酸化膜
厚は、次のような厚さを設定する。オン状態用のゲート
電極２６の下の酸化膜厚は、従来構造の酸化膜厚さ、例
えば１００ｎｍより薄くなるように、８０ｎｍとする。
スイッチング用のゲート電極２７の下の酸化膜厚は、オ
ン状態用のゲート電極２６の下の酸化膜厚にゲート電極
２６とゲート電極２７の間の酸化膜厚を加算した値が、
従来構造の酸化膜厚さより厚くなるように例えば１２０
ｎｍとする。
厚は、次のような厚さを設定する。オン状態用のゲート
電極２６の下の酸化膜厚は、従来構造の酸化膜厚さ、例
えば１００ｎｍより薄くなるように、８０ｎｍとする。
スイッチング用のゲート電極２７の下の酸化膜厚は、オ
ン状態用のゲート電極２６の下の酸化膜厚にゲート電極
２６とゲート電極２７の間の酸化膜厚を加算した値が、
従来構造の酸化膜厚さより厚くなるように例えば１２０
ｎｍとする。
【００１４】このＭＯＳＦＥＴの動作を次に説明する。
上のような状態において、図４に示すようなゲート信号
３３、３４をそれぞれのゲート電極に印加する。図１
（ｂ）に図１（ａ）のゲート電極２６、２７近傍の拡大
図を示した。 ターンオン過程においては、ソース電極２８を接地
し、ドレイン電極２９に正電位を与えて、図１（ｂ）に
示すスイッチング用のゲート電極２７に電圧信号３３を
印加する。この時、オン状態用のゲート電極２６はオー
プン状態とする。すると、ゲート電極２７の直下のｐベ
ース領域２３の表面層に反転層（一部は蓄積層）３１が
誘起される。そしてその反転層３１を通じてドレイン電
極２９とソース電極２８間が導通し、電流が流れる。ス
イッチング用のゲート電極２７の下のゲート酸化膜は、
オン状態用のゲート電極２６の下のゲート酸化膜２５
（厚さ８０ｎｍ）にゲート電極２６とゲート電極２７の
間の酸化膜（厚さ４０ｎｍ）を加算した厚さとなり、ミ
ラー容量Ｃｍｉ2 は小さいため、スイッチング時間は、
約０．９倍と短くなり、すなわちスイッチング速度は、
その分だけ速くなる。図４に示すように、スイッチング
用の電圧信号として、初期に大きな電圧を与える方法
は、スイッチングを速めるために通常行われている方法
である。
上のような状態において、図４に示すようなゲート信号
３３、３４をそれぞれのゲート電極に印加する。図１
（ｂ）に図１（ａ）のゲート電極２６、２７近傍の拡大
図を示した。 ターンオン過程においては、ソース電極２８を接地
し、ドレイン電極２９に正電位を与えて、図１（ｂ）に
示すスイッチング用のゲート電極２７に電圧信号３３を
印加する。この時、オン状態用のゲート電極２６はオー
プン状態とする。すると、ゲート電極２７の直下のｐベ
ース領域２３の表面層に反転層（一部は蓄積層）３１が
誘起される。そしてその反転層３１を通じてドレイン電
極２９とソース電極２８間が導通し、電流が流れる。ス
イッチング用のゲート電極２７の下のゲート酸化膜は、
オン状態用のゲート電極２６の下のゲート酸化膜２５
（厚さ８０ｎｍ）にゲート電極２６とゲート電極２７の
間の酸化膜（厚さ４０ｎｍ）を加算した厚さとなり、ミ
ラー容量Ｃｍｉ2 は小さいため、スイッチング時間は、
約０．９倍と短くなり、すなわちスイッチング速度は、
その分だけ速くなる。図４に示すように、スイッチング
用の電圧信号として、初期に大きな電圧を与える方法
は、スイッチングを速めるために通常行われている方法
である。
【００１５】続いて、オン状態においては、図１
（ｂ）に示すオン状態用のゲート電極２６に電圧信号３
４を印加する。この時、スイッチング用のゲート電極２
７は、オン状態用のゲート電極２６と短絡してもよい。
オン状態用のゲート電極２６の下のゲート酸化膜２５の
厚さ（８０ｎｍ）は薄いため、誘起される反転層３１の
電荷数が多く、強度に反転されることとなるため、オン
抵抗は従来より１０％以上低くなる。このとき、ゲート
電極２６とシリコン基板間のミラー容量Ｃｍｉ1 は大き
いが、定常状態であるので問題にはならない。
（ｂ）に示すオン状態用のゲート電極２６に電圧信号３
４を印加する。この時、スイッチング用のゲート電極２
７は、オン状態用のゲート電極２６と短絡してもよい。
オン状態用のゲート電極２６の下のゲート酸化膜２５の
厚さ（８０ｎｍ）は薄いため、誘起される反転層３１の
電荷数が多く、強度に反転されることとなるため、オン
抵抗は従来より１０％以上低くなる。このとき、ゲート
電極２６とシリコン基板間のミラー容量Ｃｍｉ1 は大き
いが、定常状態であるので問題にはならない。
【００１６】ターンオフ過程においては、図１（ｂ）
に示すオン状態用のゲート電極２６へのゲート信号３４
をまずオフにし、次にスイッチング用のゲート電極２７
の電圧信号３３をしきい値以下にする。このとき、と
同様にゲート電極２７の下の酸化膜のミラー容量Ｃｍｉ
2 は小さいため、スイッチング速度は速くなる。このよ
うに、ターンオン、ターンオフ動作時は、ゲート酸化膜
の厚い方のゲート電極を使用し、オン状態時は、ゲート
酸化膜が薄い方のゲート電極を使用する。従来単一のゲ
ート電極であったものを、二つの電極を二重に重ね合わ
せた構成のゲート電極とし、ターンオン、ターンオフ時
のスイッチング素子動作時とオン状態時とでゲート電極
を使い分けることによって、高速スイッチング特性と低
オン抵抗特性とを同時に満足するＭＯＳＦＥＴが実現さ
れる。
に示すオン状態用のゲート電極２６へのゲート信号３４
をまずオフにし、次にスイッチング用のゲート電極２７
の電圧信号３３をしきい値以下にする。このとき、と
同様にゲート電極２７の下の酸化膜のミラー容量Ｃｍｉ
2 は小さいため、スイッチング速度は速くなる。このよ
うに、ターンオン、ターンオフ動作時は、ゲート酸化膜
の厚い方のゲート電極を使用し、オン状態時は、ゲート
酸化膜が薄い方のゲート電極を使用する。従来単一のゲ
ート電極であったものを、二つの電極を二重に重ね合わ
せた構成のゲート電極とし、ターンオン、ターンオフ時
のスイッチング素子動作時とオン状態時とでゲート電極
を使い分けることによって、高速スイッチング特性と低
オン抵抗特性とを同時に満足するＭＯＳＦＥＴが実現さ
れる。
【００１７】実施例として、ＭＯＳＦＥＴをとり上げて
説明したが、本発明はＭＯＳＦＥＴのみに限定されるも
のではなく、ＩＧＢＴと呼ばれるＭＯＳゲートをもつバ
イポーラトランジスタ、ＭＯＳ型のゲートを有するＭＯ
Ｓ制御サイリスタ（ＭＣＴ）などにも適用できる。更
に、絶縁膜は酸化膜に限らないので、いわゆるＭＩＳ半
導体装置一般に適用されるものである。
説明したが、本発明はＭＯＳＦＥＴのみに限定されるも
のではなく、ＩＧＢＴと呼ばれるＭＯＳゲートをもつバ
イポーラトランジスタ、ＭＯＳ型のゲートを有するＭＯ
Ｓ制御サイリスタ（ＭＣＴ）などにも適用できる。更
に、絶縁膜は酸化膜に限らないので、いわゆるＭＩＳ半
導体装置一般に適用されるものである。
【００１８】
【発明の効果】以上説明したように、本発明のＭＩＳ半
導体装置は、二つの電極を二重に重ね合わせた構成のゲ
ート電極とし、ターンオン、ターンオフ時のスイッチン
グ素子動作時とオン状態時とでゲート電極を使い分ける
ことによって、高速スイッチング特性と低オン抵抗特性
とを同時に満足するＭＩＳ半導体装置となる。その結
果、半導体装置或いはそれを使用した電力変換装置の損
失を大幅に低減できる。
導体装置は、二つの電極を二重に重ね合わせた構成のゲ
ート電極とし、ターンオン、ターンオフ時のスイッチン
グ素子動作時とオン状態時とでゲート電極を使い分ける
ことによって、高速スイッチング特性と低オン抵抗特性
とを同時に満足するＭＩＳ半導体装置となる。その結
果、半導体装置或いはそれを使用した電力変換装置の損
失を大幅に低減できる。
【図１】（ａ）は本発明の実施例のＭＯＳＦＥＴの部分
断面図、（ｂ）はそのゲート電極近傍の拡大図
断面図、（ｂ）はそのゲート電極近傍の拡大図
【図２】（ａ）は従来のＭＯＳＦＥＴの部分断面図、
（ｂ）はそのゲート電極近傍の拡大図
（ｂ）はそのゲート電極近傍の拡大図
【図３】スイッチング時間および反転層部のオン抵抗の
ゲート酸化膜厚依存性を示す図
ゲート酸化膜厚依存性を示す図
【図４】本発明の実施例のＭＯＳＦＥＴを動作させるゲ
ート信号のタイミングチャート
ート信号のタイミングチャート
１、２１ ｎ型サブストレート ２、２２ ｎドリフト層 ３、２３ ｐベース領域 ４、２４ ｎソース領域 ５、２５ ゲート酸化膜 ６ ゲート電極 ２６ （オン状態用）ゲート電極 ２７ （スイッチング用）ゲート電極 ８、２８ ソース電極 ９、２９ ドレイン電極 １０、３０ 絶縁膜 １１、３１ 反転層 Ｃｍｉ ミラー容量
Claims (4)
- 【請求項１】金属−絶縁膜−半導体構造のゲートを有す
る半導体装置において、ゲート電極が絶縁膜を挟んだ二
層の導電膜からなることを特徴とするＭＩＳ半導体装
置。 - 【請求項２】絶縁膜が酸化膜であり、導電膜が多結晶シ
リコンからなることを特徴とする請求項１に記載のＭＩ
Ｓ半導体装置。 - 【請求項３】絶縁膜を挟んだ二層の導電膜からなるゲー
トを有するＭＩＳ半導体装置の制御方法において、上層
のゲート電極に信号を与えた後に下層のゲート電極に信
号を与えることを特徴とするＭＩＳ半導体装置の制御方
法。 - 【請求項４】下層のゲート電極の信号を取り去った後に
上層のゲート電極の信号を取り去ることを特徴とする請
求項３に記載のＭＩＳ半導体装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12694795A JPH08321602A (ja) | 1995-05-26 | 1995-05-26 | Ｍｉｓ半導体装置およびその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12694795A JPH08321602A (ja) | 1995-05-26 | 1995-05-26 | Ｍｉｓ半導体装置およびその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321602A true JPH08321602A (ja) | 1996-12-03 |
Family
ID=14947840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12694795A Pending JPH08321602A (ja) | 1995-05-26 | 1995-05-26 | Ｍｉｓ半導体装置およびその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321602A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006516365A (ja) * | 2003-01-21 | 2006-06-29 | ザ ノース ウエスト ユニヴァーシティ | 高速スイッチング絶縁ゲート型パワー半導体デバイス |
| CN107564814A (zh) * | 2016-06-30 | 2018-01-09 | 株洲中车时代电气股份有限公司 | 一种制作功率半导体的方法 |
| CN113078805A (zh) * | 2020-01-06 | 2021-07-06 | 半导体元件工业有限责任公司 | 形成半导体器件及其电路的方法 |
| CN113809178A (zh) * | 2020-06-12 | 2021-12-17 | 株式会社东芝 | 半导体装置 |
-
1995
- 1995-05-26 JP JP12694795A patent/JPH08321602A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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