JPH06103745B2 - 集積回路素子 - Google Patents
集積回路素子Info
- Publication number
- JPH06103745B2 JPH06103745B2 JP1261347A JP26134789A JPH06103745B2 JP H06103745 B2 JPH06103745 B2 JP H06103745B2 JP 1261347 A JP1261347 A JP 1261347A JP 26134789 A JP26134789 A JP 26134789A JP H06103745 B2 JPH06103745 B2 JP H06103745B2
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- JP
- Japan
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- region
- conductivity
- type
- conductivity type
- impurity region
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/80—Bidirectional devices, e.g. triacs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/40—Thyristors with turn-on by field effect
Landscapes
- Thyristors (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔発明の効果〕 （産業上の利用分野） 本発明は、集積回路素子に係わり、特に、半導体基板に
複数のMOSゲート付きサイリスタ（Thyrister）を形成す
る素子に関する。
複数のMOSゲート付きサイリスタ（Thyrister）を形成す
る素子に関する。
（従来の技術） 従来、MOS型サイリスタを半導体基板に形成した集積回
路素子を第１図により説明するが、本発明に直接の関係
がない製造プロセス（Process）を省略し構造のみとす
る。即ち、Ｂを1014／cm3程度含有するＰ型のシリコン
半導体基板１には、通常の熱酸化工程を施して酸化珪素
層を被覆後、フォトエッチングプロセス（Photo Etchin
g Process）により設けた開口からＢを導入・拡散し更
に、酸化珪素層を溶除してからN-のエピタキシャル（Ep
-Bitaxial）成長層２を堆積すると共にP+埋込領域３も
形成する。このＮ成形層２には、絶縁ゲート型バイポー
ラトランジスタ（以後IGBTと記載する）とそのカソード
（Cathod）領域として機能するMOS型サイリスタを形成
する。このMOS型サイリスタ４、５は、P+埋込領域３に
連続して形成されるＰ領域６を挟んだN-エピタキシャル
成長層２部分に形成する。MOS型サイリスタ４、５は、
Ｐ領域８内にP+不純物領域（図１ではC1、C2とも表示）
10を設置して電気的な接続を確実にしており、更に図に
はG1、G2（ゲート）と表示した多結晶珪素層７を常法通
り付設する。更に又IGBT動作を起すバイポーラトランジ
スタをMOS型サイリスタ４、５の中間に位置するN-エピ
タキシャル成長層２部分に形成する。これは+埋込領域
３に連続するＰ領域６の表面領域から内部に向けて同心
状に拡散されたN+P+N+の不純物領域中のP+領域も関係す
る。即ち、MOS型サイリスタ４、５に設置されるＰ領域
８（エミッタ）、N-エピタキシャル成長層２部分（ベー
ス）及び、Ｐ領域６ならびにP+埋込領域３（コレクタ）
でIGBT動作を起すバイポーラトランジスタを構成する。
路素子を第１図により説明するが、本発明に直接の関係
がない製造プロセス（Process）を省略し構造のみとす
る。即ち、Ｂを1014／cm3程度含有するＰ型のシリコン
半導体基板１には、通常の熱酸化工程を施して酸化珪素
層を被覆後、フォトエッチングプロセス（Photo Etchin
g Process）により設けた開口からＢを導入・拡散し更
に、酸化珪素層を溶除してからN-のエピタキシャル（Ep
-Bitaxial）成長層２を堆積すると共にP+埋込領域３も
形成する。このＮ成形層２には、絶縁ゲート型バイポー
ラトランジスタ（以後IGBTと記載する）とそのカソード
（Cathod）領域として機能するMOS型サイリスタを形成
する。このMOS型サイリスタ４、５は、P+埋込領域３に
連続して形成されるＰ領域６を挟んだN-エピタキシャル
成長層２部分に形成する。MOS型サイリスタ４、５は、
Ｐ領域８内にP+不純物領域（図１ではC1、C2とも表示）
10を設置して電気的な接続を確実にしており、更に図に
はG1、G2（ゲート）と表示した多結晶珪素層７を常法通
り付設する。更に又IGBT動作を起すバイポーラトランジ
スタをMOS型サイリスタ４、５の中間に位置するN-エピ
タキシャル成長層２部分に形成する。これは+埋込領域
３に連続するＰ領域６の表面領域から内部に向けて同心
状に拡散されたN+P+N+の不純物領域中のP+領域も関係す
る。即ち、MOS型サイリスタ４、５に設置されるＰ領域
８（エミッタ）、N-エピタキシャル成長層２部分（ベー
ス）及び、Ｐ領域６ならびにP+埋込領域３（コレクタ）
でIGBT動作を起すバイポーラトランジスタを構成する。
又、MOS型サイリスタ４、５は横方向に連続して配置さ
れるＰ領域８、N-エピタキシャル成長層２、Ｐ領域６及
びN+不純物領域により構成する。
れるＰ領域８、N-エピタキシャル成長層２、Ｐ領域６及
びN+不純物領域により構成する。
互いに隣接しかつ連続する各不純物領域端部は、N-エピ
タキシャル成長層２表面に露出し、これを絶縁物層（図
示せず）を被覆して保護するのは常法通りである。この
絶縁物層内には、前記のようにゲートとして機能する多
結晶珪素層７を埋設するが、これを覆う絶縁物層（図示
せず）をマスクにした（本発明の実施例として記載した
第２図ｄ〜ｆ参照ただし中央部分の絶縁物層19はない状
態）イオン注入工程によりＰ領域６が形成される。
タキシャル成長層２表面に露出し、これを絶縁物層（図
示せず）を被覆して保護するのは常法通りである。この
絶縁物層内には、前記のようにゲートとして機能する多
結晶珪素層７を埋設するが、これを覆う絶縁物層（図示
せず）をマスクにした（本発明の実施例として記載した
第２図ｄ〜ｆ参照ただし中央部分の絶縁物層19はない状
態）イオン注入工程によりＰ領域６が形成される。
（発明が解決しようとする課題） このような集積回路素子にあっては、P+埋込領域３に対
して紙面右側の素子５のゲートに十分な電圧を印加して
オン（On）状態でかつ、紙面左側のゲートがソース即ち
C2と同電圧でオフ（Off）している場合、オンしている
側のドレイン即ちC1から注入される電子が隣のＮの島に
到達する現象が発生した。この際、オフしている側のN-
成長層２は、高電位になっているために電子はここに流
入する。従って、オフ側の素子であるMOS型サイリスタ
がオンするためにオフ側素子にも電流が流れ、誤動作を
起こす。
して紙面右側の素子５のゲートに十分な電圧を印加して
オン（On）状態でかつ、紙面左側のゲートがソース即ち
C2と同電圧でオフ（Off）している場合、オンしている
側のドレイン即ちC1から注入される電子が隣のＮの島に
到達する現象が発生した。この際、オフしている側のN-
成長層２は、高電位になっているために電子はここに流
入する。従って、オフ側の素子であるMOS型サイリスタ
がオンするためにオフ側素子にも電流が流れ、誤動作を
起こす。
本発明は、このような事情により成されたもので、特
に、複数のMOS型サイリスタを半導体基板の同一表面付
近に形成した際素子相互の影響を少なくすることを目的
とするものである。
に、複数のMOS型サイリスタを半導体基板の同一表面付
近に形成した際素子相互の影響を少なくすることを目的
とするものである。
（課題を解決するための手段） 第１導電型と半導体基板の表面から内部にかけて配置す
る第１導電型の高濃度の埋込領域と，これを覆って重ね
る第２導電型の半導体層と、この第２導電型の半導体層
の選択的な表面部分から内部にかけて位置し前記埋込領
域に連続する第１導電型の不純物領域と，この第１導電
型の不純物領域により分けられた前記第２導電型の半導
体層それぞれの表面部分から内部にかけて配置しカソー
ドとして機能する第１導電型の２重散領域と，前記第１
導電型の不純物領域端部及びこれに隣接する前記分けら
れた第２導電型の半導体層を覆う絶縁物層と，前記第１
導電型の不純物領域を分離する島状の第２導電型の半導
体層と、この島状の第２導電型の半導体層の表面から内
部にかけて位置する第２導電型の第１の高濃度領域と，
これに隣接する前記第１導電型の不純物領域の表面部分
から内部にかけて配置する第１導電型の高濃度領域と，
これに隣接する場所から前記第１導電型の不純物領域端
部までの前記第１導電型の不純物領域の表面部分から内
部にかけて位置する第２導電型の第２の高濃度領域と，
前記不純物領域端部及びこれに隣接する前記分けられた
第２導電型の半導体層部分を覆う絶縁物層部分に埋設し
前記第２導電型の第２の高濃度領域，第１導電型の不純
物領域端部ならびに第１導電型の不純物領域により分け
られた第２導電型の半導体層部分に対応しゲートを構成
する多結晶珪素層と，前記島状の第２導電型の半導体層
の表面から内部にかけて位置する第２導電型の第１の高
濃度領域と，これに隣接する前記第１導電型の不純物領
域の表面部分から内部にかけて配置する第１導電型の高
濃度領域と，これに隣接する場所から前記第１導電型の
不純物領域端部までの前記第１導電型の不純物領域の表
面部分から内部にかけて位置する第２導電型の第２の高
濃度領域に電気的に接続しかつ前記絶縁物層に接続する
アノードとに本発明に係る集積回路素子の特徴がある。
る第１導電型の高濃度の埋込領域と，これを覆って重ね
る第２導電型の半導体層と、この第２導電型の半導体層
の選択的な表面部分から内部にかけて位置し前記埋込領
域に連続する第１導電型の不純物領域と，この第１導電
型の不純物領域により分けられた前記第２導電型の半導
体層それぞれの表面部分から内部にかけて配置しカソー
ドとして機能する第１導電型の２重散領域と，前記第１
導電型の不純物領域端部及びこれに隣接する前記分けら
れた第２導電型の半導体層を覆う絶縁物層と，前記第１
導電型の不純物領域を分離する島状の第２導電型の半導
体層と、この島状の第２導電型の半導体層の表面から内
部にかけて位置する第２導電型の第１の高濃度領域と，
これに隣接する前記第１導電型の不純物領域の表面部分
から内部にかけて配置する第１導電型の高濃度領域と，
これに隣接する場所から前記第１導電型の不純物領域端
部までの前記第１導電型の不純物領域の表面部分から内
部にかけて位置する第２導電型の第２の高濃度領域と，
前記不純物領域端部及びこれに隣接する前記分けられた
第２導電型の半導体層部分を覆う絶縁物層部分に埋設し
前記第２導電型の第２の高濃度領域，第１導電型の不純
物領域端部ならびに第１導電型の不純物領域により分け
られた第２導電型の半導体層部分に対応しゲートを構成
する多結晶珪素層と，前記島状の第２導電型の半導体層
の表面から内部にかけて位置する第２導電型の第１の高
濃度領域と，これに隣接する前記第１導電型の不純物領
域の表面部分から内部にかけて配置する第１導電型の高
濃度領域と，これに隣接する場所から前記第１導電型の
不純物領域端部までの前記第１導電型の不純物領域の表
面部分から内部にかけて位置する第２導電型の第２の高
濃度領域に電気的に接続しかつ前記絶縁物層に接続する
アノードとに本発明に係る集積回路素子の特徴がある。
（作用） MOSサイリスタとIGBTを同一の半導体基板に形成した集
積回路素子におけるMOSサイリスタとIGBTの差は動作モ
ードによっており、構造的には非常に似ている。これは
どちらもPNPNの４拡散層と動作用スイッチとなるMOSゲ
ート構造を備えているためである。
積回路素子におけるMOSサイリスタとIGBTの差は動作モ
ードによっており、構造的には非常に似ている。これは
どちらもPNPNの４拡散層と動作用スイッチとなるMOSゲ
ート構造を備えているためである。
両者により電流を駆動するのは、IGBTがバイポーラトラ
ンジスタ動作モードによるのに対して、MOSサイリスタ
がサイリスタ動作によるために、PNPNの４拡散層を通し
て電流を流すのがMOSサイリスタであり、PNPの３拡散層
を通してのみ電流を流すのがIGBTである。従ってIGBTは
寄生サイリスタ動作が起り難い構造上の配慮（MOSゲー
トのソースのN+直下部のＰ層の抵抗値を下げる）が採ら
れる。これとは逆にMOSサイリスタではサイリスタ動作
が起り易いようにこの部分の抵抗値を上げる手段が採ら
れ、両者の違いはこの部分にある。両素子の特性を比較
した場合、MOSサイリスタの方が素子のインピーダンス
が低く、電力ロスが少ない。
ンジスタ動作モードによるのに対して、MOSサイリスタ
がサイリスタ動作によるために、PNPNの４拡散層を通し
て電流を流すのがMOSサイリスタであり、PNPの３拡散層
を通してのみ電流を流すのがIGBTである。従ってIGBTは
寄生サイリスタ動作が起り難い構造上の配慮（MOSゲー
トのソースのN+直下部のＰ層の抵抗値を下げる）が採ら
れる。これとは逆にMOSサイリスタではサイリスタ動作
が起り易いようにこの部分の抵抗値を上げる手段が採ら
れ、両者の違いはこの部分にある。両素子の特性を比較
した場合、MOSサイリスタの方が素子のインピーダンス
が低く、電力ロスが少ない。
これはIGBTがバイポーラトランジスタ動作モードによる
ため、電子又は正孔のどちらかが、電流を運ぶのに対し
て、MOSサイリスタではこの両者が電流伝搬に関わるた
めである。このために大電流を駆動するにはMOSサイリ
スタは電力損失が小さく有利である。
ため、電子又は正孔のどちらかが、電流を運ぶのに対し
て、MOSサイリスタではこの両者が電流伝搬に関わるた
めである。このために大電流を駆動するにはMOSサイリ
スタは電力損失が小さく有利である。
しかし、MOSサイリスタは一旦スイッチが入り（スイッ
チとなるMOSゲートがオンとなった後）、素子の出力に
電流が流れ始めた後は、電源がオフにならない限り素子
のMOSゲートをオフにしてもその電流を止めることはで
きない。
チとなるMOSゲートがオンとなった後）、素子の出力に
電流が流れ始めた後は、電源がオフにならない限り素子
のMOSゲートをオフにしてもその電流を止めることはで
きない。
このためより大きな電流を駆動する際には、損失が小さ
いMOSサイリスタが有利となる。
いMOSサイリスタが有利となる。
これに対してIGBTでは、動作はバイポーラトランジスタ
モードのため少数キャリアの流入を止めること即ち、MO
Sゲートをオフにすることによって出力電流を止めるこ
とができる。
モードのため少数キャリアの流入を止めること即ち、MO
Sゲートをオフにすることによって出力電流を止めるこ
とができる。
集積回路ではこれらの素子は従来採用されることがなか
ったのは、IGBTに関しては寄生サイリスタ動作を防ぐの
は難しかったためである。IGBTにおいて寄生サイリスタ
動作が発生した場合、この素子はMOSサイリスタとして
動作していることができる。MOSサイリスタは前記のよ
うに素子の動作を制御電極によって止めることができな
いため用途が非常に限られてしまう。このような事情に
より何れの素子も使われてこなかった。更に集積回路で
は一般に複数の出力端子が必要であり、つまりモノリシ
ックICでは複数のIGBTもしくはMOSサイリスタを同一シ
リコン基板上に形成する必要が生ずる頻度が高い。この
ような素子を複数形成した場合、今度は寄生素子動作が
発生してくるために、更に状況は複雑で悪化する。何の
対策も行わずに複数のMOSサイリスタを同一基板に形成
した場合、各素子が基板に流れ込んだ電子又は正孔によ
って隣の素子が誤動作する可能性が高い。IGBTが寄生サ
イリスタにより誤動作した場合MOSサイリスタとなるた
めに、同様に隣の素子の誤動作を招く可能性が高く、集
積回路に採用できなかった。
ったのは、IGBTに関しては寄生サイリスタ動作を防ぐの
は難しかったためである。IGBTにおいて寄生サイリスタ
動作が発生した場合、この素子はMOSサイリスタとして
動作していることができる。MOSサイリスタは前記のよ
うに素子の動作を制御電極によって止めることができな
いため用途が非常に限られてしまう。このような事情に
より何れの素子も使われてこなかった。更に集積回路で
は一般に複数の出力端子が必要であり、つまりモノリシ
ックICでは複数のIGBTもしくはMOSサイリスタを同一シ
リコン基板上に形成する必要が生ずる頻度が高い。この
ような素子を複数形成した場合、今度は寄生素子動作が
発生してくるために、更に状況は複雑で悪化する。何の
対策も行わずに複数のMOSサイリスタを同一基板に形成
した場合、各素子が基板に流れ込んだ電子又は正孔によ
って隣の素子が誤動作する可能性が高い。IGBTが寄生サ
イリスタにより誤動作した場合MOSサイリスタとなるた
めに、同様に隣の素子の誤動作を招く可能性が高く、集
積回路に採用できなかった。
一方、コンデンサの充放電を行う場合などにはMOSサイ
リスタを用いる例がある。充電もしくは放電が完了した
際自然に電流が止まり、素子としての動作もストップす
るからで使用できる。蛍光管ディスプレイなどの画素を
駆動することは複数のコンデンサの放充電を行うことを
意味しており、従ってこのような複数のコンデンサを駆
動するのに複数のMOSサイリスタが必要とされる場合が
存在する。
リスタを用いる例がある。充電もしくは放電が完了した
際自然に電流が止まり、素子としての動作もストップす
るからで使用できる。蛍光管ディスプレイなどの画素を
駆動することは複数のコンデンサの放充電を行うことを
意味しており、従ってこのような複数のコンデンサを駆
動するのに複数のMOSサイリスタが必要とされる場合が
存在する。
このような場合に本発明を適用した際には、複数のMOS
サイリスタを同一基板に形成しても、素子間の干渉によ
る誤動作の発生確率が低くなり、このような用途にも使
用可能である。これにより集積回路の消費電力は下が
り、ひいてはシステム全体の消費電力が下げられる。
サイリスタを同一基板に形成しても、素子間の干渉によ
る誤動作の発生確率が低くなり、このような用途にも使
用可能である。これにより集積回路の消費電力は下が
り、ひいてはシステム全体の消費電力が下げられる。
本発明の集積回路素子は、スイッチ動作を起す４層P2
2、N-14、P21、及びN+25のMOSサイリスタならびに、こ
のMOSサイリスタの周囲のＰ層即ちP21、P+15及びN+25を
コレクタ、N-14をベースそしてMOSサイリスタのP22をエ
ミッタとするバイポーラトランジスタによりIGBT動作を
発生させる。
2、N-14、P21、及びN+25のMOSサイリスタならびに、こ
のMOSサイリスタの周囲のＰ層即ちP21、P+15及びN+25を
コレクタ、N-14をベースそしてMOSサイリスタのP22をエ
ミッタとするバイポーラトランジスタによりIGBT動作を
発生させる。
このようにMOSサイリスタとIGBT動作を行うバイポーラ
トランジスタからなる組を互いに隣接させて同一半導体
基板内に造込んだ本発明に係る集積回路素子では、ゲー
トを構成する多結晶珪素18を導通させることによりIGBT
のエミッタP22がオンしてIGBT動作を起してＰチャンネ
ルの抵抗分がP21で持上がって流込む。これによりMOSサ
イリスタが動作する。即ちIGBTのオフにより電子がカソ
ードＤ方向に、正孔がMOSサイリスタのアノードＡ方向
に流れる。
トランジスタからなる組を互いに隣接させて同一半導体
基板内に造込んだ本発明に係る集積回路素子では、ゲー
トを構成する多結晶珪素18を導通させることによりIGBT
のエミッタP22がオンしてIGBT動作を起してＰチャンネ
ルの抵抗分がP21で持上がって流込む。これによりMOSサ
イリスタが動作する。即ちIGBTのオフにより電子がカソ
ードＤ方向に、正孔がMOSサイリスタのアノードＡ方向
に流れる。
しかし本発明では、両IGBT即ちMOSサイリスタ間に位置
するN-エピタキシャル成長層14′表面、及びMOSサイリ
スタが形成されるN-エピタキシャル成長層14に形成され
るP21表面から内部に向けて拡散層が形成される。
するN-エピタキシャル成長層14′表面、及びMOSサイリ
スタが形成されるN-エピタキシャル成長層14に形成され
るP21表面から内部に向けて拡散層が形成される。
この結果N-エピタキシャル成長層14′にはN+25、N-エピ
タキシャル成長層14にはP+27ならびにN+25が互いに横方
向に連続して即ち電気的に短絡した状態に形成される。
従ってこれらの高濃度不純物領域には、前記電流がトラ
ップされることになるために、動作した素子に隣接する
素子の誤動作が抑制され、ひいては並列状態に設置され
たMOSサイリタの相互干渉が抑制でき、ひいては最大電
流が大幅に向上できる。
タキシャル成長層14にはP+27ならびにN+25が互いに横方
向に連続して即ち電気的に短絡した状態に形成される。
従ってこれらの高濃度不純物領域には、前記電流がトラ
ップされることになるために、動作した素子に隣接する
素子の誤動作が抑制され、ひいては並列状態に設置され
たMOSサイリタの相互干渉が抑制でき、ひいては最大電
流が大幅に向上できる。
これらの高濃度領域は、島状のN-14の表面から内部に向
けて位置する第２導電型の第１高濃度領域N+25、これに
隣接する第１導電型の不純物領域P21の表面部分から内
部に向けて位置する第１導電型の高濃度領域P+27、これ
に隣接する場所から前記第１導電型の不純物領域P21端
部までの前記第１導電型の不純物領域P21の表面部分か
ら内部に向けて位置する第２導電型の第２の高濃度領域
P+25により構成する。
けて位置する第２導電型の第１高濃度領域N+25、これに
隣接する第１導電型の不純物領域P21の表面部分から内
部に向けて位置する第１導電型の高濃度領域P+27、これ
に隣接する場所から前記第１導電型の不純物領域P21端
部までの前記第１導電型の不純物領域P21の表面部分か
ら内部に向けて位置する第２導電型の第２の高濃度領域
P+25により構成する。
（実施例） 本発明に係わる実施例用としては、第２図にいわゆる埋
込領域を利用する例、第３図がデイープ（Deep）Ｐ領域
を利用する例、更に、第４図に完成図を示し、先ずＮチ
ャンネル（Channel）型の両MOSサイリスタを形成する工
程毎の断面を示した第２図ａ〜ｊにより説明する。な
お、半導体素子に不可欠な導電型については、特許請求
の範囲などに記載した第１の導電型Ｐ型、第２の導電型
をＮ型として以後記載する。
込領域を利用する例、第３図がデイープ（Deep）Ｐ領域
を利用する例、更に、第４図に完成図を示し、先ずＮチ
ャンネル（Channel）型の両MOSサイリスタを形成する工
程毎の断面を示した第２図ａ〜ｊにより説明する。な
お、半導体素子に不可欠な導電型については、特許請求
の範囲などに記載した第１の導電型Ｐ型、第２の導電型
をＮ型として以後記載する。
第２図に明らかなように、Ｂを約1014／cm3含んだＰ型
シリコン半導体基板10を1000℃に維持して水蒸気酸化を
施して厚さが１μｍの酸化珪素層例えば二酸化珪素層11
を被覆後、フォトエッチングプロセスにより所定の位置
を開口する。次に、この開口12を形成した酸化珪素層11
には、化学的気相堆積法（Chemical Vapour Depositio
n）によりＢをドープ（Dope）したCVD酸化珪素層13をデ
ポ（Deposition）後、1100℃に１時間維持して含有Ｂを
開口12を介してＰ型シリコン半導体基板10内に導入・拡
散して、第２図ｂに示すような埋込領域の基を形成す
る。次に、HF溶液により堆積した酸化珪素層11及びCVD
酸化珪素層13を剥離してからエピタキシャル（Epitaxia
l）法によりＰを1015／cm3厚さ５μｍのN-成長層14を成
長する。この工程では、上記の埋込領域の基であるＢも
N-成長層14内に拡散して埋込領域15、15が完成する（第
２図ｂ参照）。
シリコン半導体基板10を1000℃に維持して水蒸気酸化を
施して厚さが１μｍの酸化珪素層例えば二酸化珪素層11
を被覆後、フォトエッチングプロセスにより所定の位置
を開口する。次に、この開口12を形成した酸化珪素層11
には、化学的気相堆積法（Chemical Vapour Depositio
n）によりＢをドープ（Dope）したCVD酸化珪素層13をデ
ポ（Deposition）後、1100℃に１時間維持して含有Ｂを
開口12を介してＰ型シリコン半導体基板10内に導入・拡
散して、第２図ｂに示すような埋込領域の基を形成す
る。次に、HF溶液により堆積した酸化珪素層11及びCVD
酸化珪素層13を剥離してからエピタキシャル（Epitaxia
l）法によりＰを1015／cm3厚さ５μｍのN-成長層14を成
長する。この工程では、上記の埋込領域の基であるＢも
N-成長層14内に拡散して埋込領域15、15が完成する（第
２図ｂ参照）。
このＮ成長層14表面は、第２図ｃに示すように1000℃に
維持した水蒸気雰囲気にさらして厚さ１μｍの酸化珪素
層例えば二酸化珪素層16を形成してから、フォトエッチ
ングプロセスによって開口17を形成後、再度1000℃に維
持したドライ（Dry）酸化を行って1000Å程度のゲート
酸化膜17をＮ成長層14に被覆する。
維持した水蒸気雰囲気にさらして厚さ１μｍの酸化珪素
層例えば二酸化珪素層16を形成してから、フォトエッチ
ングプロセスによって開口17を形成後、再度1000℃に維
持したドライ（Dry）酸化を行って1000Å程度のゲート
酸化膜17をＮ成長層14に被覆する。
次には、IGBT素子のゲートとして機能する多結晶珪素層
18の成形工程として、厚さ5000Å程度の多結晶珪素層18
をゲート酸化膜17と酸化珪素祖層16にまたがって減圧CV
D法により堆積後、等方性または異方性エッチングを利
用するフォトエッチングプロセスによりパターニング
（Patterni-ng）して第２図ｄに示す形状とする。
18の成形工程として、厚さ5000Å程度の多結晶珪素層18
をゲート酸化膜17と酸化珪素祖層16にまたがって減圧CV
D法により堆積後、等方性または異方性エッチングを利
用するフォトエッチングプロセスによりパターニング
（Patterni-ng）して第２図ｄに示す形状とする。
ここから不純物領域の形成工程に入る。即ち、フォトエ
ッチングプロセスにより第２図ｅに示す形状にフォトレ
ジストパターン19を被覆して、これをマスクとして開口
20からＰ型不純物としてＢをイオン注入法により導入・
拡散して表面濃度が約1017／cm3のIGBTのＰ型チャンネ
ル層即ち第１不純物領域21を形成するが、拡散工程とし
ては、1200℃１時間の条件下で行う。
ッチングプロセスにより第２図ｅに示す形状にフォトレ
ジストパターン19を被覆して、これをマスクとして開口
20からＰ型不純物としてＢをイオン注入法により導入・
拡散して表面濃度が約1017／cm3のIGBTのＰ型チャンネ
ル層即ち第１不純物領域21を形成するが、拡散工程とし
ては、1200℃１時間の条件下で行う。
この工程では、第２図ｅに示すフォトレジストパターン
19に形成した他の開口（図示せず）からこのイオン注入
工程時にＢを同時に導入・拡散して同表面濃度のIGBTカ
ソード用のＰ型の第２不純物領域22を形成する。拡散用
加熱工程は、Ｐ型チャンネル層21のそれと同様である。
また、この拡散用加熱工程によって第１不純物領域21
は、第２図ｆに示すように埋込領域15、15と接続してＰ
型シリコン半導体基板10とも電気的に接続する。
19に形成した他の開口（図示せず）からこのイオン注入
工程時にＢを同時に導入・拡散して同表面濃度のIGBTカ
ソード用のＰ型の第２不純物領域22を形成する。拡散用
加熱工程は、Ｐ型チャンネル層21のそれと同様である。
また、この拡散用加熱工程によって第１不純物領域21
は、第２図ｆに示すように埋込領域15、15と接続してＰ
型シリコン半導体基板10とも電気的に接続する。
この結果、第２図ｆなどならびに第４図に明らかな埋込
領域15、15の中間に島状のＮ成長層14′が形成される。
領域15、15の中間に島状のＮ成長層14′が形成される。
次に第２図ｇに明らかなようにフォトエッチング法によ
りフォトレジストパターン23を第２図ｇに明らかなよう
に被着してから開口24に露出したゲート酸化膜17をフッ
化アンモニュウム溶液により溶除してからN+領域すなわ
ち第１の高濃度不純物領域25の形成に移る。即ち、フォ
トレジストパターン23をマスクとしてAsを導入（第２図
ｇ参照）後、1000℃の酸素雰囲気における10分の熱処理
により拡散して表面濃度が1021／cm3程度に形成する
（第２図ｈ参照）。続いて第２図ｈにあるようにフォト
レジストパターン26を作直してから表面濃度が約1020／
cm3のＢを導入・拡散してP+領域すなわち第２の高濃度
不純物領域27を第２図ｉに示すように形成する。この結
果、N-成長層14部分に接続したN+領域25に連続したＰ領
域27が形成でき、この両領域を電気的に接続されかつ、
N-成長層14部分にも電気的に短絡される。IGBTのカソー
ド領域として機能させるために第２の不純物領域22内に
P+型の第３の不純物領域28をフォトレジストパターン26
の利用により形成する。更に、CVD法により酸化珪素例
えば二酸化珪素層29を１μｍ堆積する。
りフォトレジストパターン23を第２図ｇに明らかなよう
に被着してから開口24に露出したゲート酸化膜17をフッ
化アンモニュウム溶液により溶除してからN+領域すなわ
ち第１の高濃度不純物領域25の形成に移る。即ち、フォ
トレジストパターン23をマスクとしてAsを導入（第２図
ｇ参照）後、1000℃の酸素雰囲気における10分の熱処理
により拡散して表面濃度が1021／cm3程度に形成する
（第２図ｈ参照）。続いて第２図ｈにあるようにフォト
レジストパターン26を作直してから表面濃度が約1020／
cm3のＢを導入・拡散してP+領域すなわち第２の高濃度
不純物領域27を第２図ｉに示すように形成する。この結
果、N-成長層14部分に接続したN+領域25に連続したＰ領
域27が形成でき、この両領域を電気的に接続されかつ、
N-成長層14部分にも電気的に短絡される。IGBTのカソー
ド領域として機能させるために第２の不純物領域22内に
P+型の第３の不純物領域28をフォトレジストパターン26
の利用により形成する。更に、CVD法により酸化珪素例
えば二酸化珪素層29を１μｍ堆積する。
このような各不純物領域の形成工程によりP+、N+領域を
含むアノード領域を挟んで形成したカソード領域を備え
たパターンが得られるが、集積回路素子としての機能を
果たすために、コンタクトホール形成部の二酸化珪素を
フォトエッチング法により除去後、AlまたはAl合金（Al
-Si、Al-Si-Cu）を真空蒸着やスパッタリング（Sputter
ing）工程により堆積して（第２図ｉ参照）からフォト
エッチングプロセスによりパターニング処理を施してア
ノード電極31とカソード電極32を形成する。このような
電極31、32の形成後、PSG（Phosphor Silicate Glass）
層33をCVD法により堆積して集積回路素子を完成する。
含むアノード領域を挟んで形成したカソード領域を備え
たパターンが得られるが、集積回路素子としての機能を
果たすために、コンタクトホール形成部の二酸化珪素を
フォトエッチング法により除去後、AlまたはAl合金（Al
-Si、Al-Si-Cu）を真空蒸着やスパッタリング（Sputter
ing）工程により堆積して（第２図ｉ参照）からフォト
エッチングプロセスによりパターニング処理を施してア
ノード電極31とカソード電極32を形成する。このような
電極31、32の形成後、PSG（Phosphor Silicate Glass）
層33をCVD法により堆積して集積回路素子を完成する。
この集積回路素子では、カソード領域とアノード領域は
Ｐ型の第１及び第２の不純物領域21、22間の距離は、20
μｍ程度でありかつ、Ｐ及びＮ型の高濃度の不純物領域
25、27が占める距離は、ほぼ30μｍである。この実施例
は、埋込領域15、15を利用しているが、第３図には、デ
イープＰ層を利用する工程の一部を示すが、第２図と共
通の部品に同じ番号を付けた。この第２の実施例では、
Ｐ型の第１の不純物領域21、21をデイープ状に形成して
Ｐ型半導体基板10と接触させるためにＰ型の第２の不純
物領域22と別工程により形成するので、Ｂが1014／cm3
程度含まれるシリコン半導体基板10は、1000℃に維持し
て水蒸気酸化を施して厚さが１μｍ程度の酸化珪素層例
えば二酸化珪素層11を被覆してから所定の位置に開口を
等方性または異方性エッチングを利用するフォトエッチ
ングプロセスにより形成後、露出したシリコン半導体基
板10表面に厚さが1000Å程度のゲート酸化膜17を1000℃
に維持したドライ酸化雰囲気により形成する（第３図ａ
参照）。
Ｐ型の第１及び第２の不純物領域21、22間の距離は、20
μｍ程度でありかつ、Ｐ及びＮ型の高濃度の不純物領域
25、27が占める距離は、ほぼ30μｍである。この実施例
は、埋込領域15、15を利用しているが、第３図には、デ
イープＰ層を利用する工程の一部を示すが、第２図と共
通の部品に同じ番号を付けた。この第２の実施例では、
Ｐ型の第１の不純物領域21、21をデイープ状に形成して
Ｐ型半導体基板10と接触させるためにＰ型の第２の不純
物領域22と別工程により形成するので、Ｂが1014／cm3
程度含まれるシリコン半導体基板10は、1000℃に維持し
て水蒸気酸化を施して厚さが１μｍ程度の酸化珪素層例
えば二酸化珪素層11を被覆してから所定の位置に開口を
等方性または異方性エッチングを利用するフォトエッチ
ングプロセスにより形成後、露出したシリコン半導体基
板10表面に厚さが1000Å程度のゲート酸化膜17を1000℃
に維持したドライ酸化雰囲気により形成する（第３図ａ
参照）。
次に約5000Åの厚さの多結晶珪素層18を減圧CVD法によ
り堆積してから、フォトエッチングプロセスによるパタ
ーニング工程を行ってIGBTのアノード領域に形成したゲ
ート酸化膜17とこれに連続する二酸化珪素層11にまたが
った多結晶珪素層18を形成する（第３図ａ参照）。次
に、第３図ｂに明らかなようにフォトレジストパターン
19を被覆後、これをマスクとしてＢをイオン注入法によ
り導入・拡散して表面濃度が1017／cm3のIGBTのチャン
ネル層として機能するＰ型の第１不純物領域21を形成す
る。拡散工程は、約1200℃１時間行う。更に第３図ｃに
あるように新たなフォトレジストパターン19′を被覆
後、これをマスクとしてＢをイオン注入法により導入・
拡散して表面濃度が1017／cm3のIGBTのカソード領域と
して機能するＰ型の第２不純物領域22を形成するが、拡
散工程は、1200℃１時間の熱処理によった。
り堆積してから、フォトエッチングプロセスによるパタ
ーニング工程を行ってIGBTのアノード領域に形成したゲ
ート酸化膜17とこれに連続する二酸化珪素層11にまたが
った多結晶珪素層18を形成する（第３図ａ参照）。次
に、第３図ｂに明らかなようにフォトレジストパターン
19を被覆後、これをマスクとしてＢをイオン注入法によ
り導入・拡散して表面濃度が1017／cm3のIGBTのチャン
ネル層として機能するＰ型の第１不純物領域21を形成す
る。拡散工程は、約1200℃１時間行う。更に第３図ｃに
あるように新たなフォトレジストパターン19′を被覆
後、これをマスクとしてＢをイオン注入法により導入・
拡散して表面濃度が1017／cm3のIGBTのカソード領域と
して機能するＰ型の第２不純物領域22を形成するが、拡
散工程は、1200℃１時間の熱処理によった。
これ以後の工程は、第２図ｇ以下の順序に従って処理さ
れるので説明は省略する。
れるので説明は省略する。
第４図の断面図により示した集積回路素子（埋込領域利
用例）は、アノード領域に接続したＮ成長層を中心とし
てMOS型サイリスタが形成されており、その動作時電子
は図の矢印方向に流れ、従来構造の素子でオフしている
MOS型サイリスタのＮ成長層に流れていた殆どが本発明
の素子では中央のＮ成長層にトラップされる。従って、
オフ状態のMOS型サイリスタの誤動作が発生しなくな
る。
用例）は、アノード領域に接続したＮ成長層を中心とし
てMOS型サイリスタが形成されており、その動作時電子
は図の矢印方向に流れ、従来構造の素子でオフしている
MOS型サイリスタのＮ成長層に流れていた殆どが本発明
の素子では中央のＮ成長層にトラップされる。従って、
オフ状態のMOS型サイリスタの誤動作が発生しなくな
る。
本発明に係る集積回路素子では、スイッチ動作を起す４
層P22、N-14、P21、及びN+25のMOSサイリスタならび
に、このMOSサイリスタの周囲のＰ層即ちP21、P+15及び
N+25をコレクタ、N-14をベースそしてMOSサイリスタのP
22をエミッタとするバイポーラトランジスタによりIGBT
動作を発生させる。
層P22、N-14、P21、及びN+25のMOSサイリスタならび
に、このMOSサイリスタの周囲のＰ層即ちP21、P+15及び
N+25をコレクタ、N-14をベースそしてMOSサイリスタのP
22をエミッタとするバイポーラトランジスタによりIGBT
動作を発生させる。
更に第２導電型の第２の高濃度領域N+25、第１導電型の
高濃度領域P+27、第２導電型の第１の高濃度領域N+25に
電気的に接続される導電層によりMOSサイリスタのアノ
ード層Ａを構成する。
高濃度領域P+27、第２導電型の第１の高濃度領域N+25に
電気的に接続される導電層によりMOSサイリスタのアノ
ード層Ａを構成する。
更に又絶縁物層29は、第１導電型の不純物領域21端部
と、これに隣接する第１導電型の不純物領域21により分
けられた第２導電型の半導体層N-14部分とを覆って設け
られ、ゲートを構成する多結晶珪素層18は第１導電型の
不純物領域21端部と、これに隣接する第１導電型の不純
物領域21により分けられた第２導電型の半導体層N-14部
分とを覆う絶縁物層29部分に埋設される。しかも、第２
導電型の第２の高濃度領域N+25は、第１導電型の高濃度
領域P+27に隣接する場所から第１導電型の不純物領域21
端部までの第１導電型の不純物領域21の表面部分から内
部にかけて形成される。従ってゲートを構成する多結晶
珪素層18は、第２導電型の第２の高濃度領域N+25、第１
導電型の不純物領域21ならびに第１導電型の不純物領域
21により分けられた第２導電型の半導体層N-14部分に対
応する位置関係となる。
と、これに隣接する第１導電型の不純物領域21により分
けられた第２導電型の半導体層N-14部分とを覆って設け
られ、ゲートを構成する多結晶珪素層18は第１導電型の
不純物領域21端部と、これに隣接する第１導電型の不純
物領域21により分けられた第２導電型の半導体層N-14部
分とを覆う絶縁物層29部分に埋設される。しかも、第２
導電型の第２の高濃度領域N+25は、第１導電型の高濃度
領域P+27に隣接する場所から第１導電型の不純物領域21
端部までの第１導電型の不純物領域21の表面部分から内
部にかけて形成される。従ってゲートを構成する多結晶
珪素層18は、第２導電型の第２の高濃度領域N+25、第１
導電型の不純物領域21ならびに第１導電型の不純物領域
21により分けられた第２導電型の半導体層N-14部分に対
応する位置関係となる。
前記のように構造の集積回路素子では、アノード層Ａ
は、MOSサイリスタのP+28に電気的に接続する他の導電
層により構成するカソードＣからの電流を引出す役割を
果たす。
は、MOSサイリスタのP+28に電気的に接続する他の導電
層により構成するカソードＣからの電流を引出す役割を
果たす。
このようにMOSサイリスタとIGBT動作を行うバイポーラ
トランジスタからなる組を互いに隣接させて同一半導体
基板内に造込んだ集積回路素子では、ゲートを構成する
多結晶珪素18を導通させることによりIGBTのエミッタP2
2がオンしてIGBT動作を起してＰチャンネルの抵抗分がP
21で持上がって流込む。これによりMOSサイリスタが動
作する。即ちIGBTのオフにより電子がカソードＣ方向
に、正孔がMOSサイリスタのアノードＡ方向に流れる。
しかし、アノード層Ａは電気的に短絡した状態に形成さ
れた高濃度不純物領域には、前記電流がトラップされる
ことになるために、動作した素子に隣接する素子の誤動
作が抑制され、ひいては並列状態に設置されたMOSサイ
リタの相互干渉が抑制でき、ひいては最大電流が大幅に
向上できる。
トランジスタからなる組を互いに隣接させて同一半導体
基板内に造込んだ集積回路素子では、ゲートを構成する
多結晶珪素18を導通させることによりIGBTのエミッタP2
2がオンしてIGBT動作を起してＰチャンネルの抵抗分がP
21で持上がって流込む。これによりMOSサイリスタが動
作する。即ちIGBTのオフにより電子がカソードＣ方向
に、正孔がMOSサイリスタのアノードＡ方向に流れる。
しかし、アノード層Ａは電気的に短絡した状態に形成さ
れた高濃度不純物領域には、前記電流がトラップされる
ことになるために、動作した素子に隣接する素子の誤動
作が抑制され、ひいては並列状態に設置されたMOSサイ
リタの相互干渉が抑制でき、ひいては最大電流が大幅に
向上できる。
MOSサイリスタと、IGBT動作を行うバイポーラトランジ
スタを有する従来の素子では、サイリスタモード動作を
起こさせてもIGBT動作ができなかった。しかし、本発明
では、IGBT動作に従うコレクタ電流ならびに増幅率が従
来素子の半分以下になるために、一方のMOSサイリスタ
が他方のトランジスタに影響を与えるには、従来より倍
以上の電流が必要になる。つまり集積回路素子内に組込
まれるMOSサイリスタの最大電流が本発明では、従来素
子の倍以上に向上する大きな特徴がある。
スタを有する従来の素子では、サイリスタモード動作を
起こさせてもIGBT動作ができなかった。しかし、本発明
では、IGBT動作に従うコレクタ電流ならびに増幅率が従
来素子の半分以下になるために、一方のMOSサイリスタ
が他方のトランジスタに影響を与えるには、従来より倍
以上の電流が必要になる。つまり集積回路素子内に組込
まれるMOSサイリスタの最大電流が本発明では、従来素
子の倍以上に向上する大きな特徴がある。
第１図は、従来素子の要部を示す断面図、第２図ａ〜ｊ
は、本発明に係わる素子の製造工程毎の断面図、第３図
ａ〜ｃも、本発明の他の実施例の工程毎の断面図、第４
図は、本発明に係わる素子の概略を示す断面図である。 １、10:半導体基板、11、16:絶縁物層、 12、20:開口、13:BSG、 ２、14:H成長層、３、15:埋込領域、 17:ゲート酸化膜、７、18:多結晶珪素、 19、23、26:レジストパターン、 21:P型の第１の不純物領域、 22:P型の第２の不純物領域、 23:N型の高濃度不純物領域、 27、28:P型の第１の高濃度不純物領域、 29、CVD被膜、31:アノード電極、 32:カソード電極、33:PSG層。
は、本発明に係わる素子の製造工程毎の断面図、第３図
ａ〜ｃも、本発明の他の実施例の工程毎の断面図、第４
図は、本発明に係わる素子の概略を示す断面図である。 １、10:半導体基板、11、16:絶縁物層、 12、20:開口、13:BSG、 ２、14:H成長層、３、15:埋込領域、 17:ゲート酸化膜、７、18:多結晶珪素、 19、23、26:レジストパターン、 21:P型の第１の不純物領域、 22:P型の第２の不純物領域、 23:N型の高濃度不純物領域、 27、28:P型の第１の高濃度不純物領域、 29、CVD被膜、31:アノード電極、 32:カソード電極、33:PSG層。
Claims (1)
- 【請求項１】第１導電型の半導体基板の表面から内部に
かけて配置する第１導電型の高濃度の埋込領域と，これ
を覆って重ねる第２導電型の半導体層と、この第２導電
型の半導体層の選択的な表面部分から内部にかけて位置
し前記埋込領域に連続する第１導電型の不純物領域と，
この第１導電型の不純物領域により分けられた前記第２
導電型の半導体層それぞれの表面部分から内部にかけて
配置しカソードとして機能する第１導電型の２重拡散領
域と，前記第１導電型の不純物領域端部及びこれに隣接
する前記分けられた第２導電型の半導体層を覆う絶縁物
層と，前記第１導電型の不純物領域を分離する島状の第
２導電型の半導体層と，この島状の第２導電型の半導体
層の表面から内部にかけて位置する第２導電型の第１の
高濃度領域と，これに隣接する前記第１導電型の不純物
領域の表面部分から内部にかけて配置する第１導電型の
高濃度領域と，これに隣接する場所から前記第１導電型
の不純物領域端部までの前記第１導電型の不純物領域の
他の表面部分から内部にかけて位置する第２導電型の第
２の高濃度領域と，前記不純物領域端部及びこれに隣接
する前記分けられた第２導電型の半導体層部分を覆う絶
縁物層部分に埋設し前記第２導電型の第２の高濃度領
域，第１導電型の不純物領域端部ならびに第１導電型の
不純物領域により分けられた第２導電型の半導体層部分
に対応しゲートを構成する多結晶珪素層と，前記島状の
第２導電型の半導体層の表面から内部にかけて位置する
第２導電型の第１の高濃度領域と，これに隣接する前記
第１導電型の不純物領域の表面部分から内部にかけて配
置する第１導電型の高濃度領域と，これに隣接する場所
から前記第１導電型の不純物領域端部までの前記第１導
電型の不純物領域の表面部分から内部にかけて位置する
第２導電型の第２の高濃度領域に電気的に接続しかつ前
記絶縁物層に接続するアノードとを具備することを特徴
とする集積回路素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261347A JPH06103745B2 (ja) | 1989-10-06 | 1989-10-06 | 集積回路素子 |
| US07/689,743 US5202573A (en) | 1989-10-06 | 1990-10-05 | Dual anode mos scr with anti crosstalk collecting region |
| PCT/JP1990/001295 WO1991005372A1 (fr) | 1989-10-06 | 1990-10-05 | Dispositif a circuits integres |
| EP90914772A EP0451286B1 (en) | 1989-10-06 | 1990-10-05 | Integrated circuit device |
| DE69029468T DE69029468T2 (de) | 1989-10-06 | 1990-10-05 | Integrierte Schaltungsanordnung |
| KR1019900015898A KR940008260B1 (ko) | 1989-10-06 | 1990-10-06 | 집적회로소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261347A JPH06103745B2 (ja) | 1989-10-06 | 1989-10-06 | 集積回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03124065A JPH03124065A (ja) | 1991-05-27 |
| JPH06103745B2 true JPH06103745B2 (ja) | 1994-12-14 |
Family
ID=17360575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261347A Expired - Fee Related JPH06103745B2 (ja) | 1989-10-06 | 1989-10-06 | 集積回路素子 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5202573A (ja) |
| EP (1) | EP0451286B1 (ja) |
| JP (1) | JPH06103745B2 (ja) |
| KR (1) | KR940008260B1 (ja) |
| DE (1) | DE69029468T2 (ja) |
| WO (1) | WO1991005372A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324966A (en) * | 1992-04-07 | 1994-06-28 | Toyo Denki Seizo Kabushiki Kaisha | MOS-controlled thyristor |
| DE69207410T2 (de) * | 1992-09-18 | 1996-08-29 | Cons Ric Microelettronica | Monolithisch integrierte Brückenschaltung mit Transistoren und entsprechendes Herstellungsverfahren |
| DE69326771T2 (de) | 1993-12-07 | 2000-03-02 | Stmicroelectronics S.R.L., Agrate Brianza | Ausgangstufe mit Transistoren von unterschiedlichem Typ |
| US5710451A (en) * | 1996-04-10 | 1998-01-20 | Philips Electronics North America Corporation | High-voltage lateral MOSFET SOI device having a semiconductor linkup region |
| WO1998012755A1 (en) * | 1996-09-17 | 1998-03-26 | Ngk Insulators, Ltd. | Semiconductor device |
| US7335965B2 (en) * | 1999-08-25 | 2008-02-26 | Micron Technology, Inc. | Packaging of electronic chips with air-bridge structures |
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