JPH01295533A - ビタビ復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 畳込み符号の誤り訂正復号を行うビタビ復号器に関し、 パスメモリ回路として動作速度の遅い記憶素子の使用を
可能とすることを目的とし、 ＡＣＳ回路からのパス選択信号が加えられて、最尤パス
の履歴を記憶するパスメモリ回路を備えたビタビ復号器
に於いて、前記ＡＣＳ回路からのパス選択信号をｎ並列
に変換する直並列変換部と、該直並列変換部によりｎ並
列に変換されたパス選択信号を加えて、記憶素子に生き
残りパスの更新をｎシンボル毎に行わせるセレクタとを
備えて構成した。

〔産業上の利用分野〕

本発明は、畳込み符号の誤り訂正復号を行うビタビ復号
器に関するものである。

ビタビ復号器（Ｖ　１ｔｅｒｂｉ　　Ｄ　ｅｃｏｄｅｒ
）は、畳込み符号の最尤復号法に使用されるもので、既
知の複数の符号系列のうち、受信符号系列に最も符号距
離が近いパスを最尤パスとして選択し、その選択された
パスに対応した復号データを得るものであり、誤り訂正
能力が高いことから、衛星通信方式等に於ける復号器と
して使用されている。

このビタビ復号器に於ける最尤パスの履歴を記憶するパ
スメモリ回路は、畳込み符号の拘束長の５〜６倍程度の
段数を必要とするものであり、このパスメモリ回路を経
済的に構成することが要望されている。

〔従来の技術〕

第４図はビタビ復号器のブロック図であり、ビタビ復号
器は、ブランチメトリック計算回路３１と、ＡＣＳ回路
３２と、パスメモリ回路３３とを主要素として構成され
ている。ブラン”チメトリソク計算回路３１は、受信符
号からブランチメトリックを計算してへＣ８回路３２に
加えるもので、例えば、直交振幅変調信号（ＣＡＭ信号
）の復調信号を、８値軟判定により判定すると、Ｉ、Ｑ
相それぞれ３ビツトの出力信号となり、合計で６ビツト
構成の受信符号がブランチメトリック計算回路３１に加
えられる。

ブランチメトリック計算回路３１は、例えば、第５図に
示すように、インバータ３４．３５と、加算器３６〜３
９とから構成され、復調信号の判定出力信号１．Ｑが入
力され、（１＋Ｑ）、　　（１＋Ｑ）　、　　（Ｔ＋Ｑ
）　、　　（Ｔ＋Ｇｌ）のＯ〜１４の値を示す４ビツト
構成の４種類のブランチメトリックＢＭＩ〜ＢＭ４が出
力されてＡＣＳ回路３２に加えられる。

ＡＣＳ回路３２は、加算器（人ｄｄｅｒ）と、比較器（
Ｃｏｍｐａｒａｔｏｒ　）と、セレクタ（Ｓ　ｅｌｅｃ
ｔｏｒ　）とから構成されており、畳込み符号の拘束長
Ｋに対して、２１１個のＡＣＳ回路部を設けるものであ
る。第６図は拘束長に＝３とした場合を示し、２に−１
＝　２３−１　＝　４個のＡＣＳ回路部（ＡＣＳＩ〜Ａ
ＣＳ４）４１〜４４により構成され、各ＡＣ８回路部４
１〜４４は、ブランチメトリックＢＭ１〜ＢＭ４と、■
シンボル前のバスメトリックとにより、新しいパスメト
リックを算出して比較することにより生き残りパスを選
択し、その時の生き残りパスの選択結果であるパス選択
信号Ｐｓｉ〜ＰＳ４を出力する。

例えば、ＡＣＳ回路部４１は、ブランチメトリックＢＭ
Ｉ、ＢＭ２と、ＡＣＳ回路部４１．４３からの１シンボ
ル前のバスメトリックとが加えられ、新しいパスメトリ
ンクを算出し、その時のパス選択信号Ｐｓｉを出力する
。

ＡＣＳ回路部４１〜４４は、例えば、第７図に示すよう
に、加算器４５．４６と、比較器４７と、セレクタ４８
とから構成されており、ブランチメトリックとバスメト
リックとがそれぞれ加算器４５．４６に加えられ、加算
器４５．４６の加算出力は比較器４７に加えられて比較
され、比較結果の信号をパス選択信号として、セレクタ
４８及びパスメモリ回路３３　（第４図参照）に加える
ものであり、セレクタ４８から加算結果の小さい方が新
しいバスメトリックとして出力され、次のシンボルのバ
スメトリックの算出に用いられる。

パスメモリ回路３３は、例えば、第８図に３段のみの構
成を示すように、２−１セレクタＳＥＬとフリップフロ
ップＦＦとからなるメモリセルＭＳｌｌ〜ＭＳ４３を有
し、メモリセルＭＳＩＩの出力は次段のメモリセルＭＳ
１２．ＭＳ２２に、メモリセルＭＳ２１の出力は次段の
メモリセルＭＳ３２．ＭＳ４２に、メモリセルＭＳ３１
の出力は次段のメモリセルＭＳ１２．ＭＳ２２に、又メ
モリセルＭＳ４１の出力は次段のメモリセルＭＳ３２、
ＭＳ４２にそれぞれ加えられるように接続されている。

そして、初段のメモリセルＭＳＩＩ〜ＭＳ４１には、４
通りの内部状態の“００″、”０１″。

“１０”、”１１’のそれぞれのＬＳＢの“０”、“１
”、“０”、“１”の固定パターンが入力され、４個の
ＡＣＳ回路部４１〜４４からのパス選択信号ＰＳ１〜Ｐ
Ｓ４がメモリセルの２−１セレクタＳＥＬに加えられて
、順次パスが遷移される。即ち、復号サイクル毎に生き
残りパスとして判定された側のメモリセルの内容を、パ
ス選択信号Ｐｓｉ−ＰＳ４を用いて転送することになり
、最終段から復号出力が得られる。

又パスメモリ回路３３を、ランダムアクセスメモリによ
り構成することもできるもので、第９図は、従来例の２
面構成のランダムアクセスメモリ（ＲＡＭＩ、ＲＡＭ２
）５３．５４を用いて構成した場合のブロック図を示し
、５１はＡＣＳ回路、５２はセレクタ、５５は制御回路
、５６は最尤パス選択部である。

ランダムアクセスメモリ５３．５４は、制御回路５５に
より一方を読出動作とすると、他方を書込動作となるよ
うに制御するものであり、又図示を省略したアドレス制
御回路によりアクセスアドレスが制御される。又ＡＣＳ
回路５１からのパス選択信号がセレクタ５２に加えられ
、例えば、ランダムアクセスメモリ５３から１シンボル
前の生き残りパスがパス選択信号に従って選択されて、
新しい生き残りパスとしてランダムアクセスメモ！Ｊ５
４に書込まれる。即ち、第８図に於ける成る段から次段
へ、パス選択信号Ｐｓｉ〜ＰＳ４に従って生き残りパス
を更新させる場合と同様に、成るアドレスからのデータ
がパス選択信号に従って次のアドレスへ遷移するように
書込まれる。そして、最終段に相当するアドレスからデ
ータが読出されて最尤パス選択部５６に加えられ、復号
出力となる。

〔発明が解決しようとする課題〕

ビタビ復号器は、畳込み符号の拘束長Ｋを太きくする程
、誤り訂正能力が大きくなるものであるが、その反面、
回路規模が指数函数的に増大する欠点がある。又パスメ
モリ回路３３は、畳込み符号の拘束長にの５〜６倍程度
の段数を必要とするもので、訂正能力を高める為に拘束
長Ｋを大きくスルに従って段数が多くなる。又１シンボ
ルの復号処理毎にパス選択信号に従って生き残りパスの
更新を行うものであるから、復号速度に対応した動作速
度の回路素子により構成する必要があり、特に、ランダ
ムアクセスメモリを用いて構成した場合は、ｌシンボル
の復号処理毎に複数回の読出し書込みを必要とするから
、高速動作のメモリを必要とすることになる。

本発明は、パスメモリ回路として動作速度の遅い記憶素
子の使用を可能とすることを目的とするものである。

〔課題を解決するための手段〕

本発明のビタビ復号器は、パスメモリ回路に於ける生き
残りパスの更新をｎシンボル毎にまとめて行わせるもの
であり、第１図を参照して説明する。

ＡＣＳ回路１からのパス選択信号が加えられて最尤パス
の履歴を記憶するパスメモリ回路２を備えたビタビ復号
器に於いて、ＡＣＳ回路１からのパス選択信号をｎ並列
に変換する直並列変換部３と、この直並列変換部３でｎ
並列に変換されたパス選択信号Ｐｓｉ−１〜Ｐｓｉ−ｎ
、ＰＳ２−１〜ＰＳ２−ｎ、　　・・・を加えて、記憶
素子４に生き残りパスの更新をｎシンボル毎に行わせる
セレクタ５とを設けたものであり、記憶素子４としてフ
リップフロップを用いた場合は、クロック端子Ｃにクロ
ック信号ＣＬＫが加えられ、データ端子りに初期値或い
は前段からセレクタ５を介して内部状態が加えられる。

〔作用〕

セレクタ５を２−１セレクタとすると、記憶素子４間に
ｎ段設けて、それぞれにｎ並列に変換したパス選択信号
ＰＳＩ−１〜ＰＳ１−ｎ、ＰＳ２−１〜ＰＳ２−ｎ、　
　・・・を加える。従って、初段のセレクタ５は、パス
選択信号Ｐｓｉ−１，ＰＳ２−１・・・により選択動作
し、次段のセレクタ５は、パス選択信号Ｐｓｉ−２，Ｐ
Ｓ２−２゜・・・により選択動作するから、記憶素子３
はｎシンボル毎に記憶動作を行えば良いことになる。

即ち、クロック信号ＣＬＫは、ＡＣＳ回路ｌに於けるク
ロック信号の１／ｎの速度で良いことになり、低速動作
の回路素子で構成することが可能となる。又高速動作の
回路素子で構成した場合は、ビットレートの高い畳込み
符号の復号処理が可能となる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例の要部ブロック図であり、畳込
み符号の拘束長に＝３の場合に於いて、パス選択信号を
２並列に変換して、２シンボル毎に生き残りパスの更新
を行わせる場合を示す。

同図に於いて、１１−１〜１１−４．１２−１〜１２−
４はフリップフロップで、ＡＣＳ回路からのパス選択信
号Ｐｓｉ−ＰＳ４を２並列のパス選択信号Ｐｓｉ−１，
Ｐｓｉ−２，・・・ＰＳ４−１．ＰＳ４−２に変換する
直並列変換部３を構成し、１３−１〜１３−４．１４−
１〜１４−４は記憶素子としてのフリップフロ・ノブ、
１５−１〜１５−８はフリップフロップ、１６−１〜１
６−４．１７−１〜１７−４．１８−１〜１８−４．１
９−１〜１９−４は２−１セレクタであり、パスメモリ
回路２を構成する。

フリップフロップ１１−１〜１１−４には、データクロ
ック信号ＣＫを加え、他のフリップフロップには、その
データクロック信号ＣＫを２分周したクロック信号ＣＬ
Ｋを加える。従って、記憶素子を構成するフリップフロ
ップ１３−１〜１３−４．１４−１〜１４−４は、従来
例の１／２の動作速度の構成で良いことになり、且つ個
数も従来例に比較してほぼ１／２となる。

又フリップフロップ１２−１〜１２−４は、フリップフ
ロップ１１−１〜１１−４のＱ端子出力が加えられるフ
リップフロップと、パス選択信号ＰＳ１〜ＰＳ４が加え
られるフリップフロップとの２個のフリップフロップか
ら構成され、Ｑｌ。

Ｑ２端子から並列に変換されたパス選択信号が出力され
、並列変換されたパス選択信号Ｐｓｉ−１〜ＰＳ４−１
は、２−１セレクタ１７−１〜１７−４．１９−１〜１
９−４に加えられ、パス選択信号Ｐｓｉ−２〜ＰＳ４−
２は、２−１セレクタ１６−１〜１６−４．１８−１〜
１８−４に加えられる。

又フリップフロップ１３−１〜１３−４．１４−１〜１
４−４と、２−１セレクタ１６−１〜１６−４．１７−
１〜１７−４．１８−１〜１８−４．１９−１〜１９−
４とは、通常のパスメモリ回路に於ける接続構成と同様
に、パス選択信号によりデータが遷移されるように接続
されている。

又フリップフロップ１５−１〜１５−８は、２シンボル
毎にデータが遷移される前段の出力を、ｌシンボル毎に
出力できるようにする為のものであり、フリップフロッ
プ１５−２．１５−４．１５−６．１５−８は、パス選
択信号ＰＳｉ−１による出力をラッチし、フリップフロ
ップ１５−１゜１５−３．１５．−５．１５−７は、パ
ス選択信号ＰＳ　ｉ−２による出力をラッチするもので
ある。

第３図は本発明の実施例の動作説明図であり、（ａｌは
データクロツタ信号ＣＫ、ｆｂ）はパス選択信号ＰＳｉ
　　（ｉ＝１．２，３．４）　、ｔｃ）はデータクロッ
ク信号ＣＫを２分周したクロック信号ＣＬＫ、（ｄ）、
　ｆｅ）は２並列に変換されたパス選択信号Ｐｓｉ−１
，Ｐｓｉ−２を示す。ＡＣＳ回路から（ａ）に示すデー
タクロツタ信号ＣＫに同期して１シンボル毎にパス選択
信号ＰＳｉが（ｂ）に示すように出力され、フリップフ
ロップ１１−１〜１１−４．１２−１〜１２−４により
２並列に変換される。即ち、（ｂ）に示すパス選択信号
ＰＳｉの■、■、■、■、（５１，■は、奇数番目■、
■、■が（ｄ＋に示すように、パス選択信号ＰＳｉ−１
となり、偶数番目■、■、■が（ｅ）に示すように、パ
ス選択信号ＰＳｉ−２となる。

この２並列のパス選択信号Ｐｓｉ−１，ＰＳｉ−２が、
記憶素子間の２段構成の２−１セレクタ１６−ｉ、１７
−ｔ＋　　１８−ｉ、１９−ｉに同時加えられ、２シン
ボル毎にフリップフロップ１３−１からフリップフロッ
プ１４−１に、又フリップフロップ１４−１からフリッ
プフロップ１５−１．１５−３．１５−５．１５−７に
データが遷移されることに・なる。

そして、最終段では、フリップフロップ１５−２．１５
−４．１５−６．１５−８のＱ端子出力を基に復号出力
を得た後、フリップフロップ１５−１．１５−３．１５
−５．１５−７のＱ端子出力を基に復号出力を得ること
になる。

前述の実施例は、ＡＣＳ回路からのパス選択信号を２並
列に変換する場合を示し、従って、記憶素子間に２段の
２−１セレクタを設けることになる。この２段の２−１
セレクタの代わりに、２並列のパス選択信号ＰＳｉ−１
，Ｐｓｉ−２で動作する４−１セレクタを設けることも
できる。即ち、ＡＣＳ回路からのパス選択信号ＰＳｉを
ｎ並列に変換する場合に、記憶素子間にｎ段の２−１セ
レクタを設けるか、或いは２’−１セレクタを設けるも
のである。なお、最終段に於いては、ｎ並列で同時に生
き残りパスを更新させた出力を、直列的に出力する為に
、２−１セレクタをｎ段設けて、それぞれの出力をｉ−
ｎ個のフリップフロップに加えることになる。

又第９図に示すランダムアクセスメモリ５３゜５４を用
いてパスメモリ回路を構成した場合に於いても、前述の
ように、ｎ並列に変換したパス選択信号ＰＳｉ−１〜Ｐ
Ｓｉ−ｎにより、ｎシンボル毎に生き残りパスの更新を
行わせることができる。即ち、ＡＣＳ回路５１からのパ
ス選択信号をｎ並列に変換し、２７−１セレクタの出力
をランダムアクセスメモリに書込むことになり、従来例
に於けるランダムアクセスメモリのアクセス回数を１／
ｎに減少させることができるから、低速動作のメモリを
用いることが可能となり、又従来例の動作速度のメモリ
を用いた場合は、復号速度を高速化できる。

〔発明の効果〕

以上説明したように、本発明は、ＡＣＳ回路ｌからのパ
ス選択信号Ｐｓｉをｎ並列に変換する直並列変換部３と
、記憶素子４に生き残りパスの更新をｎシンボル毎に行
わせるセレクタ５とを設けたもので、記憶素子４は、ｎ
シンボル毎に記憶動作を行えば良いので、復号速度を従
来例と同一とすると、低速動作の素子を用いることが可
能となる。従って、消費電力が小さく、且つ集積度の高
いＣＭＯ３等によりパスメモリ回路２を構成することが
できる。又従来例と同一の動作速度の素子を用いて構成
すれば、復号速度を向上することができる。

又セレクタ５として２−１セレクタを用いた場合は、記
憶素子４間にｎ段設けることになるが、フリップフロッ
プ等に比較して簡単な構成のセレクタをｎ段設けても、
記憶素子４を従来例に比較してほぼ１／ｎに減少するこ
とができるから、パスメモリ回路２を小型化することが
可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
の要部ブロック図、第３図は本発明の実施例の動作説明
図、第４図はビタビ復号器のブロック図、第５図はブラ
ンチメトリック計算回路のブロック図、第６図はＡＣＳ
回路のブロック図、第７図はＡＣＳ回路部のブロック図
、第８図は従来例のパスメモリ回路の要部ブロック図、
第９図は従来例のパスメモリ回路のブロック図である。 ■はＡＣＳ回路、２はパスメモリ回路、３は直並列変換
部、４は記憶素子、５はセレクタ、ｐｓｌ−１〜ＰＳ１
−ｎ、ＰＳ２−１〜ＰＳ２−ｎは並列変換されたパス選
択信号、ＣＬＫはクロック信号である。

Claims (1)

1. 【特許請求の範囲】 ＡＣＳ回路（１）からのパス選択信号が加えられて、最
   尤パスの履歴を記憶するパスメモリ回路（２）を備えた
   ビタビ復号器に於いて、 前記ＡＣＳ回路（１）からのパス選択信号をｎ並列に変
   換する直並列変換部（３）と、 該直並列変換部（３）によりｎ並列に変換されたパス選
   択信号を加えて、記憶素子（４）に生き残りパスの更新
   をｎシンボル毎に行わせるセレクタ（５）とを備えた ことを特徴とするビタビ復号器。