JPH10107651A

JPH10107651A - ビタビ復号装置

Info

Publication number: JPH10107651A
Application number: JP8256207A
Authority: JP
Inventors: Takashi Ando; 毅史安藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-09-27
Filing date: 1996-09-27
Publication date: 1998-04-24
Also published as: US6259749B1

Abstract

(57)【要約】【課題】演算精度を犠牲にすることなく、実現可能な
回路規模で、ＡＣＳ演算の処理効率を向上させることに
より、ビタビ復号処理の高速化を実現する。【解決手段】パスメトリック記憶装置６は、読み出し
と書き込みをＡＣＳのステージ毎に交互に切り替えるの
で、２バンク（パスメトリック記憶回路６１，６２）構
成になっている。各パスメトリック記憶回路を２個の記
憶装置Ａ、Ｂに分割し、パスメトリックをパイプライン
処理の順に記憶させる。これにより、複数のＡＣＳ演算
回路を、集積可能な程度の回路規模で並列化する場合で
も、ＡＣＳ演算時にパスメトリック記憶装置６とＡＣＳ
演算装置４との間にデータバッファ等を使うことなく、
並列構成のＡＣＳ演算装置に待ち状態を発生させること
なく、連続的にパイプライン処理を実現することが可能
となり、処理効率が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信システ
ム等において、伝送路で発生した誤りを訂正するために
使用されるビタビ復号装置に関し、特に、その装置化に
おいて回路規模を増大させることなく高速処理を実現す
るビタビ復号装置に関する。

【０００２】

【従来の技術】畳み込み符号を復号する方式の一つとし
て、ビタビアルゴリズムに基づいて復号するビタビ復号
方式がよく知られている。このビタビ復号方式は、畳み
込み符号化に対する最尤復号方式であり、ビタビアルゴ
リズムとは最尤復号を効率よく実現するアルゴリズムで
ある。送信側符号器から生成された可能性のあるすべて
の符号系列の中から、受信された符号系列と比較し、最
も近い系列を選択していくことにより、最尤復号を行い
受信系列を得る。この復号方式は通信伝送路中で生じた
ランダム誤りに対して、強力な誤り訂正が可能な復号方
式であって、特に移動体通信システムにおいては、欠か
すことのできない技術である。

【０００３】一般的なビタビ復号装置では、先ず、情報
１ビットに対応する受信系列（系列長は畳み込み符号器
の符号化率により異なる）を得る前に、ブタンチメトリ
ックを計算する。次に、ブランチメトリックと、過去の
時点からの各状態の累積パスメトリックと加算・比較・
選択（以下、ＡＣＳと略す）演算処理を行う。その時点
での各状態の生き残りパスを選択する。その選択結果は
パス情報としてパスメモリに記憶され、そのパスメトリ
ックはＡＣＳの中間結果として、全状態について更新し
記憶され、次段のＡＣＳ演算に用いられる。そのプロセ
スを全情報ビット数分繰り返すことにより、得られたパ
スメモリから最尤系列を判定し、復号後の受信信号を得
る。

【０００４】従来技術として、ビタビ復号を使用した誤
り訂正復号装置におけるブランチメトリック計算装置に
関してであるが、受信符号の値に対し、用意された８値
といった分解能のテーブルのうち最も近い値に軟判定し
て、その判定値を加算するなどして、各パスがとるブラ
ンチメトリックの値を計算するような方法がある。例え
ば、特開昭５７−１５５８５７号公報（以下、先行技術
１と呼ぶ）に記載されるものがある。この先行技術１で
は、軟判定復調データを用いて最尤復号（軟判定最尤復
号法）に基づき、ハードウェア化の比較的容易な低符号
化率用の符号化回路と復号化回路を用い、これらに簡単
な周辺回路を付加して通信路では高符号化率に変換して
伝送することにより、等価的に高符号化率符号の誤り訂
正を可能とする通信方式を提供している。この先行技術
１におけるブランチメトリック計算回路は、受信側にお
ける受信データ系列を受信信号の多値軟判定復調によっ
て得て、多値軟判定の受信データ系列をさらにメトリッ
ク計算回路において、当該並列入力シンボルに対するメ
トリック計算を実行するという回路で構成されている。

【０００５】他の従来技術として、そのパスメトリック
記憶装置に関してであるが、その記憶装置への１回のア
クセスで、１状態分のパスメトリックエリアにのみアク
セスが許されるといった単一の記憶装置で構成される場
合、その記憶装置への読み出しあるいは書き込みは、１
ＡＣＳ演算処理に対し２状態分のパスメトリックエリア
にアクセスされる。さらにＡＣＳ演算処理を並列に行う
ような構成のビタビ復号装置の場合には、ＡＣＳ演算処
理に対し複数状態分のパスメトリックエリアにアクセス
される。単一構成の記憶装置である場合、その記憶装置
へのアクセスが常にシーケンシャルに行われることにな
り、同時に複数ステートへのアクセスが不可能で、記憶
装置へのアクセスが処理速度において支配的となり、処
理速度の向上を目的とする場合それがネックとなる。

【０００６】逆にパスメトリック記憶装置に関して、複
数のパスメトリックレジスタにより、構成する従来技術
としては、例えば特開平６−３０３１５３号公報（以
下、先行技術２と呼ぶ）に記載されるものがある。この
先行技術２は、ビタビ復号器の装置化において、回路規
模を縮小化することを目的とし、複数のＡＣＳユニット
の比較選択処理部を時分割で共用することを特徴として
いる。この先行技術２の実施例では、符号化率１／２、
拘束長３（状態数４）として、説明されている。データ
通信等で主流の拘束長７のものに対応するとすると、状
態数が６４となり、この先行技術２の延長で実現する場
合、完全に並列化された構成になるため、パスメトリッ
クのデータパスだけでも、ビタビ復号の演算ビット数と
状態数の値に等しい配線が必要となってしまう。

【０００７】

【発明が解決しようとする課題】ビタビ復号装置では、
そのＡＣＳ演算処理過程において、中間結果であるとこ
ろのパスメトリックを、パスメトリック記憶装置への、
書き込みおよび読み出しを繰り返し行う。そのため、ビ
タビ復号装置にとって、パスメトリック記憶装置へのア
クセスが処理能力に支配的であり、並列処理を考えた場
合、その記憶装置の構成によっては、複数のパスメトリ
ックデータの読み出しあるいは書き込みが同時に行えな
い。その結果、演算処理部に待ち状態が生じてしまい、
結局、並列処理の処理能力を制限してしまうという問題
点がある。

【０００８】また、複数のＡＣＳ演算装置を完全に並列
化する構成をとることによって、処理能力を向上させ、
高速化も可能となるが、これをハードウェアで実現しよ
うとすると、回路規模が増大する。ＬＳＩやゲートアレ
イなどで集積化させる場合、接続配線数や配線リースの
制限等の問題が生じ、実現が困難になる。

【０００９】本発明の目的は、処理効率が向上し、ＡＣ
Ｓ演算の高速化を図ったビタビ復号装置を提供すること
にある。

【００１０】本発明の他の目的は、ビタビ復号回路の装
置化をする場合に演算精度を犠牲にすることのない、ビ
タビ復号装置を提供することにある。

【００１１】本発明のさらに他の目的は、実現可能な回
路規模で並列化したＡＣＳ演算装置に待ち状態を発生さ
せることのない、ビタビ復号装置を提供することにあ
る。

【００１２】本発明のもっと他の目的は、連続的パイプ
ライン処理を実現させることのできる、ビタビ復号装置
を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明によるビタビ復号装置は、畳み込み符号化さ
れた受信系列からビタビアルゴリズムに基づいて効率よ
く最尤復号を行うビタビ復号装置であって、受信系列か
らブランチメトリック（計量）を算出し、正規化するブ
ランチメトリック計算手段と、正規化後の前記ブランチ
メトリックを記憶するブランチメトリック記憶手段と、
ブランチメトリック（計量）とパスメトリック（累積計
量）とを加算し、複数パスからの加算結果を相互に比較
し、この比較結果に基づいて最も尤度の高いパスを選択
するという処理を一括して行うＡＣＳ演算手段と、この
ＡＣＳ演算手段によって得られたパスメトリックを記憶
するパスメトリック記憶手段と、ＡＣＳ演算手段によっ
て得られた選択パス情報を記憶するパスメモリ記憶手段
と、このパスメモリ記憶手段の内容をトレースバックす
ることにより、最尤判定復号する最尤判定手段と、を有
するビタビ復号装置において、ＡＣＳ演算手段は、並列
して動作する複数のＡＣＳ演算回路によって構成され、
ブランチメトリック記憶手段は、ＡＣＳ演算手段の計算
に使用するだけのブランチメトリックをＡＣＳ演算手段
によるＡＣＳ演算前にあらかじめ読み込んでおく一対の
ブランチメトリック記憶回路と、この一対のブランチメ
トリック記憶回路の読み出し、書き込みを制御するブラ
ンチメトリック制御回路とから構成され、パスメトリッ
ク記憶手段は、次回のＡＣＳ演算に利用されるパスメト
リックを各状態毎に記憶し、ＡＣＳ演算処理過程におい
て、パスメトリック読み出し用または書き込み用として
交互に切り換えて使用される、第１及び第２のパスメト
リック記憶回路と、この第１及び第２のパスメトリック
記憶回路から、ＡＣＳ演算においてアクセスされる順番
に、複数状態のパスメトリックを同時に読み出せるよう
に、第１及び第２のパスメトリック記憶回路の書き込み
及び読み出しを制御する制御手段とから構成され、これ
によって、ブランチメトリック記憶手段およびパスメト
リック記憶手段に対するアクセスネックによる待ち状態
を発生させることなく、ＡＣＳ演算手段を連続的パイプ
ライン処理で動作させることを特徴とする。

【００１４】

【作用】次に、本発明のビタビ復号装置の作用について
説明する。

【００１５】畳み込み符号化された受信信号をそのまま
ブランチメトリック計算手段の入力とし、ブランチメト
リックを計算できるので、従来技術のブランチメトリッ
クの軟判定回路が必要なくなる。これにより、回路規模
の縮小化、低消費電力化を実現する。

【００１６】次に、ブランチメトリックの正規化に関し
て説明する。ＡＣＳ演算において、パスメトリック記憶
手段に、選択されたブランチメトリックの累計が記憶さ
れることになる。このため、パスメトリック記憶手段の
オーバーフローにより判定誤りによる演算精度の劣化を
防止するために、ブランチメトリックの正規化を行う必
要がある。ブランチメトリックの計算時に並行して、ブ
ランチメトリックの最尤値を求めるので、ブランチメト
リックの計算終了後、即座に正規化処理をすることが可
能となり、これにより、処理速度の向上を実現する。

【００１７】次に、ブランチメトリック記憶手段に関し
て説明する。対になっているブランチメトリックは、２
状態分のＡＣＳ演算を同時に行うためには、演算時に同
時に読み出す必要がある。２つに独立させたブランチメ
トリック記憶回路から構成されるブランチメトリック記
憶手段を用いることで、２状態分のＡＣＳ演算の場合の
処理時間を半減する。

【００１８】次に、パスメトリック記憶手段に関して説
明する。技術的課題において述べたように、ビタビ復号
装置にとって、パスメトリック記憶装置へのアクセスが
処理能力に支配的であり、並列処理を考えた場合、その
記憶装置の構成によっては、複数のパスメトリックデー
タの読み出しあるいは書き込みが同時に行えない。その
ため、演算処理部に待ち状態が生じてしまい、結局、並
列処理の処理能力を制限してしまうという問題点があ
る。そこで、本発明では、パスメトリック記憶手段内部
を、さらに複数の記憶装置に分割し、さらにパスメトリ
ックを先頭からパイプラインの順に記憶させる。これに
より、パスメトリック記憶回路ＡＣＳと演算手段との間
に、データバッファ等を使うことなく、並列構成のＡＣ
Ｓ演算手段に待ち状態を発生させることなく、連続的に
パイプライン処理を実現することが可能となる。また、
複数のＡＣＳ演算手段を、集積可能な程度の回路規模で
並列化する。これにより、、ＡＣＳ演算時にパスメトリ
ック記憶手段とＡＣＳ演算手段との間にデータバッファ
等を使うことなく、並列恒例のＡＣＳ演算手段に待ち状
態を発生させることなく、連続的にパイプライン処理を
実現することが可能となる。すなわち、処理効率が向上
する。また、パスメトリック記憶手段の制御手段に関し
ては、回路の一部をインデックスカウンタと共有し、そ
の出力信号ビットの接続を変えることによって、読み出
し用、書き込み用アドレスの生成を容易に実現する。こ
れにより、回路・装置構成の簡単化、低消費電力化を実
現できる。

【００１９】

【発明の実施の形態】以下、本発明の好ましい実施の形
態について図面を参照して詳細に説明する。なお、以下
の実施の形態では、図７に示すような拘束長Ｌ＝７、符
号化率Ｒ＝１／３の畳み込み符号器により符号化された
信号に対するビタビ復号装置を例にとって説明する。

【００２０】図７に示す畳み込み符号器は、縦続接続さ
れた第１乃至第６のフリップフロップ９１−１〜９１−
６から成るシフトレジスタ９１と、第１乃至第３の排他
的論理和回路（ｍｏｄ２加算器）９２−１，９２−２，
９２−３と、直列化回路９４とから構成される。第１の
排他的論理和回路９２−１は、入力信号と第１乃至第３
のフリップフロップ９１−１〜９１−３の出力と第６の
フリップフロップ９１−６の出力との排他的論理和をと
って、第１の出力信号Ｏｕｔ１を出力する。第２の排他
的論理和回路９２−２は、入力信号と第２のフリップフ
ロップ９２−２の出力と第５及び第６のフリップフロッ
プ９２−５〜９２−６の出力との排他的論理和をとっ
て、第２の出力信号Ｏｕｔ２を出力する。第３の排他的
論理和回路９２−３は、入力信号と第１及び第２のフリ
ップフロップ９１−１，９１〜２の出力と第４のフリッ
プフロップ９１−４の出力と第６のフリップフロップ９
１−６の出力との排他的論理和をとって、第３の出力信
号Ｏｕｔ３を出力する。直列化回路９４は、第１乃至第
３の出力信号Ｏｕｔ１〜Ｏｕｔ３を直列化して、畳み込
み符号化信号を出力する。

【００２１】ここで、第６のフリップフロップ９１−６
の出力を最下位ビット（ＬＳＢ）とし、入力信号を最上
位ビット（ＭＳＢ）として表すと、第１乃至第３の出力
信号Ｏｕｔ１〜Ｏｕｔ３の生成多項式Ｇ０〜Ｇ３は２進
数で次のように表わされる。すなわち、Ｇ０＝１１１１
００１，Ｇ１＝１０１１０１１，Ｇ２＝１１１０１０
１。８進数では、Ｇ０＝１７１，Ｇ１＝１３３，Ｇ２＝
１６５。

【００２２】本発明は、ＡＣＳ演算装置にパイプライン
処理をさせる場合、待ち状態を生じさせる問題点を記憶
装置の構成に見いだしたことにある。以下に説明する実
施の形態は、その問題点を解決するための記憶装置の構
成および動作の一例に過ぎないことをここで断ってお
く。一般的な記述をするならば、ＡＳＣ演算装置の並列
化分散数をＰとすると、独立にアクセス可能な記憶装置
をＰ個用意することができれば、ＡＣＳ演算装置のパイ
プライン処理に記憶装置へのアクセスネックによる待ち
状態を解消できる。以下に示す例は、ハードウェアで実
現可能な程度の回路規模で実現するための実施の形態で
ある。

【００２３】図１に本発明の一実施の形態に係るビタビ
復号装置の全体の構成を示す。図示のビタビ復号装置
は、畳み込み符号化信号（受信系列）を入力する受信系
列入力端子１と、受信系列を受け、ブランチメトリック
を計算し、正規化するブランチメトリック計算装置２
と、正規化したブランチメトリックを記憶するブランチ
メトリック記憶装置３と、このブランチメトリック記憶
装置３に記憶されたブランチメトリックと後述するパス
メトリックとを受け、その加算、比較、選択によって選
択パスの情報（パスメモリ）および中間結果（パスメト
リック）を出力するＡＣＳ演算装置４と、このＡＣＳ演
算装置４からの選択パス情報を記憶するパスメモリ記憶
装置５と、ＡＣＳ演算装置４の中間結果が逐次的に更新
されるパスメトリック記憶装置６と、パスメモリ記憶装
置５に記憶されているパスメモリを使って最尤判定を行
い、復号系列を生成する最尤復号回路７と、復号系列を
出力する復号系列出力端子８とを有する。

【００２４】図２に図１に示したブランチメトリック計
算装置２の内部構成を示す。ブランチメトリック計算装
置２は、受信系列入力端子２１（これは、図１の受信系
列入力端子１と同じものである）と、ブランチメトリッ
ク演算回路２２と、ブランチメトリック最尤値検出回路
２３と、正規化前ブランチメトリック記憶回路２４と、
ブランチメトリック正規化回路２５と、ブランチメトリ
ック出力端子２６とから構成される。ブランチメトリッ
ク演算回路２２の出力は、正規化前ブランチメトリック
記憶回路２４とブランチメトリック最尤値検出回路２３
とに接続されている。正規化前ブランチメトリック記憶
回路２４の出力とブランチメトリック最尤値検出回路２
３の出力の両方がブランチメトリック正規化回路２５へ
の入力となっている。

【００２５】ブランチメトリック演算回路２２は、３シ
ンボル分の受信信号を一時的に蓄えて、第１乃至第３の
ビットからなる信号を出力するデータバッファ２２０
と、０信号を発生する０信号発生回路２２１と、第１乃
至第３の加算減算切替信号を発生する加算減算切替信号
発生回路２２２と、第１乃至第３の加減算器２２３，２
２４，２２５から構成されている。受信系列は、シンボ
ル数分のデータバッファ２２０を介して第１乃至第３の
加減算器２２３〜２２５に供給される。第１乃至第３の
加減算器２２３〜２２５の制御端子には、それぞれ、加
算減算切替信号発生回路２２２からの第１乃至第３の加
算減算切替信号が供給される。加算減算切替信号発生回
路２２２はカウンタで構成されている。少し詳細に述べ
ると、第１の加減算器２２３は、１の加算減算切替信号
に基づいて、０信号発生回路２２１から出力される０信
号とデータバッファ２２０から出力される第１のビット
との加減算を行う。第２の加減算器２２４は、第２の加
算減算切替信号に基づいて、第１の加減算器２２３の出
力とデータバッファ２２０から出力される第２のビット
との加減算を行う。第３の加減算器２２５は、第３の加
算減算切替信号に基づいて、第３の加減算器２２４の出
力とデータバッファ２２０から出力される第３のビット
との加減算を行う。

【００２６】ブランチメントリック最尤値検出回路２３
は、比較器２３１と、選択器２３２と、最尤値記憶回路
２３３とから構成されている。比較器２３１はブランチ
メトリック演算回路２２から出力された入力ブランチメ
トリックと最尤値記憶回路２３３に記憶された最尤値と
を比較する。選択器２３２は比較器２３１の比較結果に
よって、入力ブランチメトリックと最尤値記憶回路２３
３に記憶された最尤値とのどちらか一方を、新しい最尤
値として選択する。最尤値記憶回路２３３は、選択器２
３２で選択された新しい最尤値を記憶する。すなわち、
比較器２３１には、ブランチメトリック最尤値検出回路
２３の入力端子からの入力と最尤値記憶回路２３３から
の出力とが入力され、その出力である比較結果信号は選
択器２３２の制御端子に供給されている。選択器２３２
には、同様に、ブランチメトリック最尤値検出回路２３
の入力端子からの入力と最尤値記憶回路２３３からの出
力とが入力され、その出力が最尤値記憶回路２３３の入
力端子に接続されている。

【００２７】正規化前ブランチメトリック記憶回路２４
はブランチメトリック演算回路２２によって演算された
正規化前ブランチメトリックを記憶する。ブランチメト
リック正規化回路は減算器から構成されている。

【００２８】図３（ａ）に示すように、ブランチメトリ
ック記憶装置３は、第１及び第２のブランチメトリック
記憶回路３１及び３２と、これらブランチメトリック記
憶回路３１及び３２を制御するためのブランチメトリッ
ク制御回路３３とによって構成されている。ブランチメ
トリック制御回路３３は、書き込みアドレスを発生する
書き込みアドレス発生回路３３０と、読み出しアドレス
を発生する読み出しアドレス発生回路３３１と、読み出
し書き込み切り替えスイッチ３３２と、ブランチメトリ
ック切り替え回路３３３とによって構成されている。ブ
ランチメトリック切り替え回路３３３は、図３（ａ）に
示すように、第１及び第２のブランチメトリック記憶回
路３１及び３２の出力先を切り替えるスイッチとそれを
制御する信号線からなる。ブランチメトリック記憶装置
３の入力データバスは、ブランチメトリック計算装置２
と接続され、ブランチメトリック記憶装置３の出力バス
は、ＡＣＳ演算装置４に接続されている。

【００２９】図３（ｂ）に示すように、書き込みアドレ
ス発生回路３３０は、ブランチメトリックのパターンイ
ンデックスをカウントするカウンタ回路３３０−１と、
このカウンタ回路３３０−１のデータ値から書き込みア
ドレスを生成するための排他的論理和結合回路３３０−
２とによって構成される。ブランチメトリック対を２つ
のブランチメトリック記憶回路３１及び３２の同じアド
レスに格納させるために、カウンタ回路３３０−１のカ
ウント値の下位ｎビットに、最下位ビット目との排他的
論理和をとることで、書き込みアドレスを生成させてい
る。

【００３０】図３（ｂ）に示す例の場合、図３（ｃ）に
示すように、カウンタ回路３３０−１のカウント値が
０，１，２，３，４，５，６，７と変化すると、書き込
みアドレスは０，１，２，３，３，２，１，０と変化す
る。

【００３１】図３（ｄ）に示すように、読み出しアドレ
ス発生回路３３１は、状態数をカウントするカウンタ回
路３３１−１と、第１乃至第３の排他的論理和回路３３
１−２，３３１−３，３３１−４と、これら排他的論理
和回路３３１−２〜３３１−４の値から読み出しアドレ
スを生成するための排他的論理和結合回路３３１−５と
によって構成されている。第１乃至第３の排他的論理和
回路３３１−２〜３３１−４の結合は、復号しようとす
る畳み込み符号を生成した畳み込み符号器（図７）の構
成に準じている。尚、第３の排他的論理和回路３３１−
４は、ブランチメトリック出力先切り替え信号を生成す
る。

【００３２】図４を参照すると、ＡＣＳ演算装置４は、
２ステートを同時に計算できるように２つのＡＣＳ演算
回路４−１及び４−２の並列構成をとっている。すなわ
ち、ＡＣＳ演算装置４は、第１乃至第４の加算回路４
１，４２，４３，４４と、第１及び第２の比較回路４５
及び４６と、第１及び第２の選択回路４７及び４８とか
ら構成されている。第１及び第２加算回路４１及び４
２、第１の比較回路４５および第１の選択回路４７によ
って第１のＡＣＳ演算回路４−１が構成されており、第
３及び第４加算回路４３及び４４、第２の比較回路４６
および第２の選択回路４８によって第２のＡＣＳ演算回
路４−２が構成されている。

【００３３】ここで、ブランチメトリック記憶装置３か
らのブランチメトリック対の入力をｂ１，ｂ２で表し、
パスメトリック記憶装置６からのパスメトリック対の入
力をｐ１，ｐ２で表すとする。その場合、第１乃至第４
の加算回路４１〜４４の接続は次の通りである。第１の
加算回路４１へはｂ１とｐ１とが入力され、第１の加算
回路４１から第１の加算結果ｒ１が出力される。第２の
加算回路４２へはｂ２とｐ２とが入力され、第２の加算
回路４２から第２の加算結果ｒ２が出力される。第３の
加算回路４３へはｂ２とｐ１とが入力され、第３の加算
回路４３から第３の加算結果ｒ３が出力される。第４の
加算回路４４へはｂ１とｐ２とが入力され、第４の加算
回路４４から第４の加算結果ｒ４が出力される。第１の
比較回路４５へは第１及び第２の加算結果ｒ１及びｒ２
が入力され、第１の比較回路４５から第１の比較結果ｃ
１が出力される。第２の比較回路４６へは第３及び第４
の加算結果ｒ３及びｒ４が入力され、第２の比較回路４
６から第２の比較結果ｃ２が出力される。さらに、第１
の選択回路４７へは、その第１の切り替え信号として第
１の比較結果ｃ１が入力され、第１及び第２の加算結果
ｒ１及びｒ２のいずれかが選択して出力され、新しいパ
スメトリックとしてパスメトリック記憶装置６に供給さ
れる。第２の選択回路４８へは、その第２の切り替え信
号として第２の比較結果ｃ２が入力され、第３及び第４
の加算結果ｒ３及びｒ４のいずれかが選択して出力さ
れ、新しいパスメトリックとしてパスメトリック記憶装
置６に供給される。また、第１及び第２の比較結果ｃ１
及びｃ２は、第１及び第２のパスの選択情報としてパス
メモリ記憶装置５内のシフトレジスタ（後述する）へ供
給される。

【００３４】パスメモリ記憶装置５は、第１及び第２の
パスの選択情報をシリアル入力として入力する第１及び
第２のシフトレジスタ５１及び５２と、第１及び第２の
シフトレジスタ５１及び５２のバス出力をデータバスを
介して受けるパスメモリ記憶回路５３とから構成されて
いる。

【００３５】図５（ａ）を参照すると、パスメトリック
記憶装置６は、読み出し用と書き込み用をＡＣＳのステ
ージ毎に切り替えるので、２バンク構成の記憶装置とな
っている。すなわち、パスメトリック記憶装置６は、第
１及び第２のパスメトリック記憶回路６１及び６２と、
パスメトリック記憶制御回路６３と、信号バス切替回路
６４とから構成される。第１のパスメトリック記憶回路
６１は２個の記憶装置６１−１及び６１−２から構成さ
れ、第２のパスメトリック記憶回路６２も２個の記憶装
置６２−１及び６２−２から構成されている。記憶装置
６１−１及び６１−２をそれぞれ記憶装置Ａ及び記憶装
置Ｂと名づけ、記憶装置６２−１及び６２−２をそれぞ
れ記憶装置Ａ´及び記憶装置Ｂ´と名づける。このよう
に構成された第１及び第２のパスメトリック記憶回路６
１及び６２は、ＡＣＳ演算処理において、パスメトリッ
ク記憶制御回路６３および、パスメトリック信号バスを
切り替えるための信号バス切替回路６４により記憶制御
が行われる。

【００３６】図５（ａ）に示したＡＣＳのステージにお
いては、第１のパスメトリック記憶回路６１が読み出し
用、第２のパスメトリック記憶回路６２が書き込み用の
場合を示している。次ステージにおいては、第１のパス
メトリック記憶回路６１が書き込み用、第２のパスメト
リック記憶回路６２が読み出し用として動作する。第１
のパスメトリック記憶回路６１の記憶装置Ａの入力およ
び出力と第２のパスメトリック記憶回路６２の記憶装置
Ａ´の入力および出力、また第２のパスメトリック記憶
回路６２の記憶装置Ｂの入力および出力と第２のパスメ
トリック記憶回路６２の記憶装置Ｂ´の入力および出力
はそれぞれ同一のデータバス（図示せず）に接続されて
おり、入力時にはパスメトリック記憶制御回路６３から
のライトイエネーブル（ＷＥ）、出力時にはパスメトリ
ック記憶制御回路６３からのアウントプットイネーブル
（ＯＥ）によって入出力が制御され、ＡＣＳ演算装置４
へ接続されている。図５（ａ）中の矢印で示した流れ
は、それぞれの信号の入出力を示している。

【００３７】図５（ｂ）を参照すると、パスメトリック
記憶制御回路６３におけるアクセスアドレス生成とし
て、読み出しアドレス生成、書き込みアドレス生成が必
要になる。本実施の形態では、図５（ｂ）に示すよう
に、アクセスアドレス生成回路をカウンタ６３−１の出
力で実現している。ここで、パスメトリック記憶回路６
１及び６２の読み出し時には、カウンタ６３−１の出力
を２つの記憶装置Ａ及び記憶装置Ｂ（記憶装置Ａ´及び
記憶装置Ｂ´）共通に、そのままアドレスバスに接続す
る。書き込みアドレス生成回路の接続としては、記憶装
置Ａ（記憶装置Ａ´）側にはカウンタ６３−１の出力の
最下位ビットを最上位ビットに接続し、また、記憶装置
Ｂ（記憶装置Ｂ´）側にはカウンタ６３−１の出力の最
下位ビットをインバータ６３−２で反転したものを書き
込みアドレスバスの最上位ビットに接続する。

【００３８】図５（ａ）に示す例の状態では、「記憶装
置ＡＢ共通読み出しアドレス」は第１のパスメトリック
記憶回路６１に供給され、「記憶装置Ａ書き込みアドレ
ス」および「記憶装置Ｂ書き込みアドレス」は第２のパ
スメトリック記憶回路６１の記憶装置Ａ´及び記憶装置
Ｂに供給されている状態になっている。記憶装置のアド
レスバスを読み出し書き込みの状態に応じて、切り替え
ている。

【００３９】図５（ｃ）に、パスメトリック記憶制御回
路６３から生成される読み出しアドレスおよび書き込み
アドレスのアドレス生成表を示す。また、図５（ｄ）
に、パスメトリック記憶回路６１の内容を示す。

【００４０】次に、図１乃至図５を参照して、本実施の
形態のビタビ復号装置の動作についてブロック毎に説明
する。

【００４１】最初に、図２を参照して、ブランチメトリ
ック計算装置３の動作について説明する。先ず、畳み込
み符号化された３シンボル分の受信系列を１組として、
入力端子２１から、ブランチメトリック演算回路２２の
データバッファ２２０に入力し、８パターンのブランチ
メトリックを計算する。ここで、受信データは、１シン
ボルの有効桁数が１６ビットであるとする。

【００４２】８パターンの計算において、加算減算を切
り替える信号を発生する加算算減算切替信号発生回路２
２２として、８パターンのインディクスカウンタ（３ビ
ットのカウンタ回路）を用いる。第１乃至第３の加算減
算切替信号は、それぞれ、第１乃至第３の加減算器２２
３〜２２５の加減算を制御している。２の補数計算の為
に０信号発生器２２１が第１の加減算器２２３に接続さ
れている。

【００４３】符号器出力データ系列が２進数で“００
０”から“１１１”までの８（＝２³）パターン存在す
る。ある復号ブロックの受信系列３シンボルが与えられ
た時の、それに対するブランチメトリックの計算式を以
下に示す。

【００４４】受信データを（ｘ_n，ｙ_n，ｚ_n）と表し
（ｎは符号ビットインデックス）、パターンデータを
（ｒ０_i，ｒ１_i，ｒ２_i）と表す（ｉはパターンイン
デックス）。まず、受信データとパターンデータとのユ
ークリッド距離を下記の数式１にしたがって求める。

【００４５】

【数１】パターンはつぎの８種類、パターン０（ 1， 1， 1）パターン１（-1， 1， 1) パターン２（ 1，-1， 1）パターン３（-1，-1， 1) パターン４（ 1， 1，-1）パターン５（-1， 1，-1) パターン６（ 1，-1，-1）パターン７（-1，-1，-1) である。パターン３を使って具体的に計算すると、下記
数式２が得られる。

【００４６】

【数２】上記数式２を展開し、まとめると、下記の数式３が得ら
れる。

【００４７】

【数３】この計算を８パターンすべてについて行うと、それぞれ
の第１項は同じであり、第２項内の符号のみがパターン
によって異なるだけである。したがってブランチトリッ
クの正規化を前提に考えると、ブランチメトリックの値
は第２項の計算のみをすることによって求めれば良い。
その処理としては、受信データの各要素の加算減算を、
パターンデータの各要素に従って操作して、それぞれを
加えあわせることによってブランチメトリックを得る。
この操作は受信系列１組とパターンとの相関値を求める
内積計算処理にほかならない。

【００４８】次に、ブランチメトリック最尤値検出回路
２３では、その計算される８パターンのブランチメトリ
ックを入力として、逐次的に、ブランチメトリックの最
尤値と比較器２３１において比較し、その比較結果から
選択器２３２において、最尤値を選択し、選択結果を最
尤値記憶回路２３３において記憶する。８パターンのブ
ランチメトリックの計算の終了時において、最尤値が求
まる。また、次の復号ステージにおける８パターンのブ
ランチメトリック計算前に最尤値記憶回路２３３は初期
化されるものとする。

【００４９】ＡＣＳ演算前に、正規化前ブランチメトリ
ック記憶回路２４に記憶された８パターンのブランチメ
トリックそれぞれから、ブランチメトリック正規化回路
２５において、ブランチメトリック最尤値検出回路２３
において求められた、その８パターンの中での最尤値が
減算されることで、ブランチメトリック出力端子２６よ
り正規化処理されたブランチメトリックが出力される。

【００５０】本実施の形態においては、最尤値が最も小
さくなるように正規化されるものとしている。相関値が
大きいものほど距離が近いものであるので、距離の近い
パターンのブランチメトリックを０とするように正規化
している。

【００５１】次に図３を参照して、ブランチメトリック
記憶装置３の動作について説明する。現在の復号ステッ
プの最初（ＡＣＳ演算前）に、その復号ステップに必要
な分だけ、第１及び第２のブランチメトリック記憶回路
３１及び３２には、ブランチメトリックが書き込みアド
レス発生回路３３０が指示する番地に格納される。ここ
で、ブランチメトリックは次の数式４に従い、対として
第１及び第２のブランチメトリック記憶回路３１及び３
２のそれぞれ同一番地に格納される。すなわち、符号化
率１／ｎのとき、ｉ＝０，…，２^n-1−１とすると、

【００５２】

【数４】符号化率１／３を例にとると、ブランチメトリックのパ
ターンは８通りある。その中で、パターン０とパターン
７、パターン１とパターン６、パターン２とパターン
５、パターン３とパターン４は、ＡＣＳ演算前に、ブラ
ンチメトリック対として扱われる。書き込みアドレス発
生回路３３０は、ブランチメトリックのパターンインデ
ックスをカウントするカウンタ回路３３０−１の値を排
他的論理和結合回路３３０−２によって排他的論理和結
合することによって、書き込みアドレスを生成する。た
とえば、パターンインデックスカウンタ３３０−１のカ
ウント値が０，１，２，３，４，５，６，７となった場
合、書き込みアドレス発生回路３３０は０，１，２，
３，３，２，１，０と出力する。よって、パターン７に
対するブランチメトリックは、パターン０に対するブラ
ンチメトリックとともに第１及び第２のブランチメトリ
ック記憶回路３１及び３２のそれぞれのアドレス０番地
に格納される。このようにして、ブランチメトリック対
を２つのブランチメトリック記憶回路３１及び３２の同
じアドレスに格納する。

【００５３】対として格納されたブランチメトリック
は、ＡＣＳ演算前に、トレリス上の各枝に対応するよう
に、読み出しアドレス発生回路３３１によって指示され
た読み出しアドレスから読み出される。対で選択された
ブランチメトリックは、その接続先のブランチメトリッ
ク切り替え回路３３３のスイッチによって、それぞれ該
当するブランチメトリックバスに出力される。読み出し
アドレス発生回路３３１は、ＡＣＳ処理時のステート状
態の情報インデックスとしてのカウンタ３３１−１の値
から、畳み込み符号器に準じた第１乃至第３の排他的論
理和回路３３１−２〜３３１−４によって、３ビットの
パターンデータが出力され、そらにそれを書き込みアド
レス発生回路３３０と同じように排他的論理和結合回路
３３１−５によって排他的論理和結合し、それのステー
トでの計算に使われるブランチメトリック対のアドレス
を生成する。またその最上位ビットデータ（第３の排他
的論理和回路３３１−４の出力）は、ブランチメトリッ
ク出力先切り替え信号として、読み出した対のデータを
それぞれどちらのブランチメトリックのデータバスに流
すかを切り替えるブランチメトリック切り替え回路３３
２の選択入力信号となる。

【００５４】次に、図４を参照して、ＡＣＳ演算装置４
の動作について説明する。本実施の形態におけるＡＣＳ
演算装置４は、２ステート分の計算を並列に行う場合を
例にあげて示している。ＡＣＳ演算装置４は、ブランチ
メトリック記憶装置３に格納されたブランチメトリック
ｂ１，ｂ２と、前復号ステップにおいてパスメトリック
記憶装置６に記憶された各状態の生き残りパスのパスメ
トリックｐ１，ｐ２を入力データとする。それらを第１
乃至第４の加算回路４１〜４４において加算し、各状態
毎に、その状態への２つのパスに対する加算結果ｒ１〜
ｒ４を第１及び第２の比較回路４５及び４６により比較
し、その比較結果ｃ１，ｃ２をもとに新しい生き残りパ
スを第１及び第２の選択回路４７及び４８によって選択
する。

【００５５】ＡＣＳ演算で選択されたパスメトリック
は、次の復号ステップにおける各状態の生き残りパスに
対するパスメトリックとして、次の復号ステップに使用
する為に、中間結果のデータとして、パスメトリック記
憶装置６に書き込まれる。また、ＡＣＳ演算での比較結
果ｃ１，ｃ２は、選択パスの情報としてパスメモリ記憶
装置５に格納される。

【００５６】次に、図５を参照して、パスメトリック記
憶装置６の動作について説明する。符号器を拘束長７の
畳み込み符号器とすると、状態数は６４ステートとな
る。

【００５７】２個の独立した記憶装置によって構成され
た、６４ステート分のパスメトリック記憶回路６１及び
６２から、２ステート分のパスメトリックを読み出す。
ただし、２個の記憶装置のうちわけは次の通りである。
記憶装置Ａ（記憶装置Ａ´）には、０〜３１の中の偶数
ステートのパスメトリック、３２〜６３の中の奇数ステ
ートのパスメトリックが記憶される。一方、記憶装置Ｂ
（記憶装置Ｂ´）には、０〜３１の中の奇数ステートの
パスメトリック、３２〜６３の中の偶数ステートのパス
メトリックが記憶される。以下において、このように分
割して記憶する根拠について説明する。

【００５８】畳み込み符号器（Ｋ＝７：シフトレジスタ
６段）のシフトレジスタ状態００００００（ステート
０）に“０”が入力された場合を００００００（ステー
ト０）、あるいは“１”が入力された場合を１００００
０（ステート３２）とし、またシフトレジスタ状態００
０００１（ステート１）に“０”が入力された場合を０
０００００（ステート０）、あるいは“１”が入力され
た場合を１０００００（ステート３２）というＡＣＳ演
算を並列に計算する場合について考えるみる。この場
合、ステート０，ステート１のペアのパスメトリックが
同時に読み出し可能で、かつそれを入力としてＡＣＳ演
算の結果の２ステート分のパスメトリックであるステー
ト０，ステート３２のペアが同時に書き込み可能にする
ためである。

【００５９】同様に、次のサイクルでは、ステート２，
ステート３のパスメトリックが同時に読み出され、ステ
ート１，ステート３３のパスメトリックが書き込まれ
る。ここで、信号バス切替回路６４において、１サイク
ル毎にバスを交互に切り替えることにより、それぞれの
記憶装置に記憶されるべきデータ列になる。

【００６０】本実施の形態（拘束長７の畳み込み符号器
に対するビタビ復号装置）の場合、パスメトリック記憶
制御回路６３内部のアクセスアドレス生成を、１つの５
ビットカウンタ６３−１で実現する。読み出しアドレス
として、記憶装置Ａと記憶装置Ｂに共通にカウンタ６３
−１の出力を入力した場合、それにより、ＡＣＳ演算の
順番が決まり、演算結果のパスメトリック記憶回路６１
及び６２への書き込みアドレスとしては、記憶装置Ａ及
び記憶装置Ｂそれぞれに対して、図５（ｃ）示すアドレ
ス生成表のように入力される。

【００６１】図４に戻って、各ＡＣＳ演算終了毎に出力
される選択結果をパスメモリとして、シフトレジスタ５
１及び５３にシリアル入力により保存していき、ブラン
チメトリックの読み込みからパスメモリの書き込みまで
を１復号ステップとすると、１復号ステップサイクル終
了時に、バスデータの形でパスメモリ記憶回路５３に記
憶する。

【００６２】図１に戻って、以上の復号ステップを全復
号ステップ分繰り返し、そこで得られた全パスメモリを
使い、最尤復号回路７においてトレリスサーチ処理をさ
せることによって、復号結果を出力する。これにより、
ビタビ復号が完了する。

【００６３】次に、図６を参照して、本発明の他の実施
の形態に係るビタビ復号装置に使用されるパスメトリッ
ク記憶装置６Ａについて説明する。図示のパスメトリッ
ク記憶装置６Ａは、ＡＣＳ演算装置４Ａが４ステートを
同時に計算できるように、第１乃至第４のＡＣＳ演算回
路４Ａ−１〜４Ａ−４の並列構成をとる場合に適用され
る。

【００６４】パスメトリック記憶装置６Ａは、読み出し
書き込み用として２バンクで構成された第１及び第２の
パスメトリック記憶装置６１Ａ及び６２Ａを有する。第
１のパスメトリック記憶装置６１Ａは４個の記憶装置６
１Ａ−１，６１Ａ−２，６１Ａ−３，６１Ａ−４に分割
され、第２のパスメトリック記憶装置６２Ａも４個の記
憶装置６２Ａ−１，６２Ａ−２，６２Ａ−３，６２Ａ−
４に分割されている。４分割した記憶装置の、処理にお
けるアクセスアドレス生成回路は一つの４ビットカウン
タ（図示せず）で実現される。４個の記憶装置によって
構成された、６４ステート分のパスメトリック記憶回路
から、４ステート分のパスメトリックを読み出す。

【００６５】ただし４個の記憶装置６１Ａ−１〜６１Ａ
−４（これらをそれぞれ記憶装置Ａ、記憶装置Ｂ、記憶
装置Ｃ、記憶装置Ｄと名づける）のうちわけは次の通り
である。図６（ｂ）に示すように、記憶装置Ａには０〜
３０の偶数パスメトリックが記憶され、記憶装置Ｂには
１〜３１の奇数パスメトリックが記憶され、記憶装置Ｃ
には３２〜６２の偶数パスメトリックが記憶され、記憶
装置Ｄには３３〜６３の奇数パスメトリックが記憶され
ている。

【００６６】読み出されたパスメトリックを（０，
１）、（３２，３３）ステートというようなペアとし
て、２ステート分のパスメトリックを並列に同時に計算
する第１乃至第４のＡＣＳ演算回路４Ａ−１〜４Ａ−４
それぞれへの入力とする。第１乃至第４のＡＣＳ演算回
路４Ａ−１〜４Ａ−４のＡＣＳ演算の結果、（０，３
２）、（１７，４９）ステートのパスメトリックが得ら
れる。パスメトリック信号バス切替回路６４Ａにおい
て、前サイクルで得られた（１６，４８）を遅延回路６
４Ａ−１，６４Ａ−２で遅延させ、バスを交互に切り換
えることにより、パスメトリック記憶回路６２Ａのそれ
ぞれの記憶装置６２Ａ−１〜６２Ａ−４に記憶されるべ
きデータ列にする。

【００６７】図６に示す実施の形態の場合、ブランチメ
トリック記憶装置に関しては、図３に示すような構造を
もったものを２つ（すなわち、４個のブランチメトリッ
ク記憶回路）を用意し、図６に示すような構成のＡＣＳ
演算回路の４個には、それぞれ用意された４個のブラン
チメトリック記憶回路が接続される。但し、読み出しア
ドレス発生回路のカウンタの接続がそれぞれに異なるも
のになる。

【００６８】本発明を好ましい実施の形態によって詳細
に示し説明したが、請求の範囲によってだけ制限される
発明の明らかな原理および意図から逸脱しない範囲で、
当業者によって変更が可能であることが分かる。

【００６９】

【発明の効果】本発明には以下のような効果がある。

【００７０】ＡＣＳ演算装置に関しては、複数のＡＣＳ
演算処理を時分割に処理させるのはではなく、複数のＡ
ＣＳ演算処理を並列に連続してパイプライン処理させる
ことにより、ＡＣＳ演算装置のアイドル状態がなくな
り、ＡＣＳ演算処理の効率が改善され、所要時間が短縮
される。

【００７１】パスメトリック記憶装置に関しては、複数
のＡＣＳ演算回路を並列に動作させる場合に問題とな
る、ＡＣＳの中間結果であるところのパスメトリックの
パスメトリック記憶装置への読み出し時、書き込み時に
生じるデータバスアクセスネックを、パスメトリック記
憶装置を複数の記憶装置に分割し、それぞれの記憶装置
に、ＡＣＳ演算処理で同時にアクセスされる順番を満た
すように記憶領域に分納している。このように構成する
ことにより、実際のアクセス時に、並列読み出しが可能
となり、誤り訂正の性能を落とすことなく、また、回路
規模を増大させることなく、処理速度の向上を実現する
ことができる。４ステートＡＣＳ演算並列処理の場合と
パスメトリック記憶装置が単一構成であった場合とを比
較すると、図６（ｂ）に示すように、ＡＣＳ演算装置の
パスメトリック記憶装置へのアクセスネックによるアイ
ドル状態が解消され、１ビットあたりの復号にかかる所
要時間が１８／１３２に短縮される。さらに、２ステー
ト分あるいは４ステート分のＡＣＳ演算処理を並列に行
うことで、各ステートの計算を１ステートずつ行うのに
比べて、処理時間は半分あるいは４分の１になる上に、
１復号処理の中でパスメトリックを２度あるいは４度読
み込むというメモリアクセス処理時間のロスをなくすこ
とができる。

【００７２】ブランチメトリック記憶装置に関しては、
計算に使用するだけのブランチメトリックを内部のブラ
ンチメトリック記憶回路にキャッシュしておく（予め読
み込んでおく）ことにより、外部メモリアクセスに対す
る処理時間を軽減し、速度を向上できる。ブランチメト
リック記憶回路の容量は、そのステートの復号処理に必
要なブランチメトリックに対してだけでよいので、キャ
ッシュメモリとしては小さくできる。さらに、対になっ
ているブランチメトリックを、それぞれのブランチメト
リック記憶回路の同じアドレスに予め格納することによ
り、それを読み出すための１つのアドレス生成回路によ
り、計算時に同時に読み出すことができる。また、２ス
テート分をまとめて処理する場合に、同じブランチメト
リック対が計算に使われるので、２ステートのＡＣＳ演
算処理が同時に行える。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るビタビ復号装置の
全体構成を示すブロック図である。

【図２】図１に示したビタビ復号装置に使用されるブラ
ンチメトリック計算装置を示すブロック図である。

【図３】図１に示したビタビ復号装置に使用されるブラ
ンチメトリック記憶装置を示すブロック図である。

【図４】図１に示したビタビ復号装置に使用されるＡＣ
Ｓ演算装置を示すブロック図である。

【図５】図１に示したビタビ復号装置に使用されるパス
メトリック記憶回路の一例をし示すブロック図である。

【図６】図１に示したビタビ復号装置に使用されるパス
メトリック記憶回路の他の例をし示すブロック図であ
る。

【図７】一般的な畳み込み符号化器（Ｋ＝７，Ｒ＝１／
３）を示す回路図である。

【符号の説明】

１受信系列入力端子２ブランチメトリック計算装置３ブランチメトリック記憶装置４ＡＣＳ演算装置５パスメモリ記憶装置６，６Ａパスメトリック記憶装置７最尤復号回路８復号系列出力端子３１，３２ブランチメトリック記憶回路３３制御回路６１，６２，６１Ａ，６２Ａパスメトリック記憶回
路６３パスメトリック記憶制御回路６４，６４Ａパスメトリック信号バス切替回路

Claims

【特許請求の範囲】

【請求項１】畳み込み符号化された受信系列からビタ
ビアルゴリズムに基づいて効率よく最尤復号を行うビタ
ビ復号装置であって、前記受信系列からブランチメトリ
ック（計量）を算出し、正規化するブランチメトリック
計算手段と、正規化後の前記ブランチメトリックを記憶
するブランチメトリック記憶手段と、ブランチメトリッ
ク（計量）とパスメトリック（累積計量）とを加算し、
複数パスからの加算結果を相互に比較し、この比較結果
に基づいて最も尤度の高いパスを選択するという処理を
一括して行うＡＣＳ演算手段と、該ＡＣＳ演算手段によ
って得られたパスメトリックを記憶するパスメトリック
記憶手段と、前記ＡＣＳ演算手段によって得られた選択
パス情報を記憶するパスメモリ記憶手段と、該パスメモ
リ記憶手段の内容をトレースバックすることにより、最
尤判定復号する最尤判定手段と、を有するビタビ復号装
置において、前記ＡＣＳ演算手段は、並列して動作する複数のＡＣＳ
演算回路によって構成され、前記ブランチメトリック記憶手段は、前記ＡＣＳ演算手
段の計算に使用するだけのブランチメトリックを前記Ａ
ＣＳ演算手段によるＡＣＳ演算前にあらかじめ読み込ん
でおく一対のブランチメトリック記憶回路と、該一対の
ブランチメトリック記憶回路の読み出し、書き込みを制
御するブランチメトリック制御回路とから構成され、前記パスメトリック記憶手段は、次回のＡＣＳ演算に利
用されるパスメトリックを各状態毎に記憶し、ＡＣＳ演
算処理過程において、パスメトリック読み出し用または
書き込み用として交互に切り換えて使用される、第１及
び第２のパスメトリック記憶回路と、該第１及び第２の
パスメトリック記憶回路から、ＡＣＳ演算においてアク
セスされる順番に、複数状態のパスメトリックを同時に
読み出せるように、前記第１及び第２のパスメトリック
記憶回路の書き込み及び読み出しを制御する制御手段と
から構成され、これによって、前記ブランチメトリック記憶手段および
前記パスメトリック記憶手段に対するアクセスネックに
よる待ち状態を発生させることなく、前記ＡＣＳ演算手
段を連続的パイプライン処理で動作させることを特徴と
するビタビ復号装置。
【請求項２】前記ブランチメトリック制御回路は、前記一対のブランチメトリック記憶回路のアドレスバス
を読み出し時書き込み時に接続を切り替える切り替えス
イッチと、対として扱われるブランチメトリックを、前記一対のブ
ランチメトリック記憶回路の同じアドレスにあらかじめ
ストアさせるために、各ブランチメトリック記憶回路の
アドレスバスに前記切り替えスイッチを介して接続され
た書き込みアドレス発生回路と、前記一対のブランチメトリック記憶回路からブランチメ
トリックの対を並列に読み出すために、各ブランチメト
リック記憶回路のアドレスパスに前記切り替えスイッチ
を介して接続された読み出しアドレス発生回路と、前記一対のブランチメトリック記憶回路から並列に対で
読み出されたブランチメトリックを、該当するトレリス
のブランチメトリックの出力先に切り替えるための、ブ
ランチメトリック出力先切り替え回路と、を有することを特徴とする請求項１記載のビタビ復号装
置。
【請求項３】前記ブランチメトリック計算手段は、前記受信系列そのものをシンボルデータとして、パター
ンとの相関値（内積）を計算して、ブランチメトリック
の値を求める加算減算手段と、該加算減算手段において、パターンにしたがって、加算
減算を切り替えるための加算減算切り替え手段と、ブランチメトリックを計算しながら、逐次的に最尤値を
検出するための、ブランチメトリック最尤検出回路と、正規化前のブランチメトリックを一時的に記憶しておく
ための、正規化前ブランチメトリック記憶回路と、前記ブランチメトリック最尤検出回路において、求めら
れた最尤値をもとに、ブランチメトリックの正規化を行
うブランチメトリック正規化回路と、を有することを特徴とする請求項１又は２に記載のビタ
ビ復号装置。
【請求項４】前記ＡＣＳ演算手段は、ブランチメトリック対、パスメトリック対のそれぞれを
入力として、２ステート分のＡＣＳ演算を並列に行うた
めの第１乃至第４の加算回路と、前記第１乃至第４の加算回路に接続され、加算結果であ
る各ステートのパスメトリックの大小比較により選択パ
ス情報を出力する第１及び第２の比較回路と、前記第１及び第２の比較回路の結果に基づいて、パスメ
トリックを出力する第１及び第２の選択回路と、を有することを特徴とする請求項１又は２に記載のビタ
ビ復号装置。