JPH01295548A - Ｆｓｋ復調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＦＳＫ復調器、特に、ＦＳＫ変調された信号を
復調し２値データに変換するＦＳＫ復調器に関するもの
である。

［従来の技術］ 従来より、アナログ伝送路を介してデジタルデータを送
受信する場合、ＦＳＫ　（周波数シフトキーイング）変
調方式が用いられている。ＦＳＫ方式は、例えばＣＣＩ
ＴＴ勧告Ｖ２勧告−２１２３などに準拠するファクシミ
リ装置などのデータ通信装置で利用されている。ＦＳＫ
方式では、異なる周波数成分を２値信号の１および０に
対応させる。

ＦＳＫ変調された信号を受信して復調する場合、例えば
第７図に示すようなＰＬＬ回路を用いた復調器が使用さ
れる。第７図において符号１００はＰＬＬ回路で、位相
比較器１０１、ＬＰＦ（０−パスフィルタ）１ｏ２、お
よびＬＰＦ１０２の出力に追従して発生させる周波数を
変化させるＶＣＯ（電圧制御発振器）１ｏ３から構成さ
れている。このような構成において、位相比較器１０１
は入力信号の周波数および位相とＶＣＯ１０３の発信周
波数および位相を比較し、その誤差に比例した平均直流
電圧を発生する。

この電圧はＬＰＦ１０２を介してＶＣ０１０３の入力に
印加される。通常、ＰＬＬ回路の出力としてはＶＣＯ１
０３の出力を用いるが、ＦＳＫ復調の場合にはＬＰＦ１
０２の後段にざらにＬＰＦ１０４を追加し、位相比較結
果を示す電圧信号を復調信号（ハイレベルまたはローレ
ベルの２値データ）として用いる。ＬＰＦ１０２．１０
４はともに位相比較の際に発生する高調波成分を除去す
るためのものである。

第８図に、第７図の復調器の動作を示す。第８図の横軸
は時間、縦軸は電圧レベルを示している。第８図におい
て符号８１はＬＰＦ１０４の出力信号、また破線の符号
８２の波形は、最終的に復調すべきデータ信号である。

また、第８図の横軸中の目盛はボーレートに対応した時
間幅を示している。ＬＰＦ１０４の出力８１を符号ＳＰ
で示すようにボーレート長ごとにサンプリングし、その
時の電圧レベルが正か負かによってハイレベルまたはロ
ーレベルの２値信号を復調できる。

［発明が解決しようとする課題］ 上記のような従来構成では、瞬間的に大きなノイズが発
生した場合データの変化点でもないのに信号がゼロクロ
スする可能性があり、これによってデータ誤りが発生し
たり、あるいはサンプリング直前にノイズが発生するケ
ースでは、サンプリングデータそのものが狂ってしまう
可能性があった。

本発明は以上の問題を解決し、ノイズによる妨害に強い
ＦＳＫ復調器を提供することを課題とする。

［課題を解決するための手段］ 以上の課題を解決するために、本発明においては、ＦＳ
Ｋ変調された信号を復調し２値データに変換するＦＳＫ
復調器において、変調信号を入力するＰＬＬ回路と、こ
のＰＬＬ回路の出力に接続された１、Ｄ、Ｆからなり、
Ｉ．Ｄ、Ｆから復調出力を取り出す構成を採用した。

［作　用］ 以上の構成によれば、Ｉ．Ｄ、Ｆを用いているため、Ｐ
ＬＬを通過した後の高調波成分を充分除去でき、外乱に
強いＦＳＫ復調を行なうことができる。

［実施例コ 以下、図面に示す実施例に基づき、本発明の詳細な説明
する。

第１図は本発明を採用したＦＳＫ復調器の構成を示して
いる。第１図のＦＳＫ復調器はＤＳＰ（デジタル信号プ
ロセッサ）を用いて構成されている。

第１図において符号２０５はＤＳＰの制御部で、ＲＯＭ
２０６に格納された後述のアルゴリズムを用いて図の下
部に示した各部を制御する。

ＦＳＫ復調器の主要部は、位相比較器を構成する乗算器
２０１、ＬＰＦ２０２、ＶＣＯ２０３およびＩＤＦ（積
分型ローパスフィルタ）２０４から構成されている。

各部は図示のようにＴ秒（サンプリング時間）の遅延時
間を有する遅延素子Ｄ１〜Ｄ４、加算器、乗算器などを
用いて構成されている。これらの機能ブロックは、ＤＳ
Ｐのハードウェアおよび（または）ソフトウェアにより
構成されている。

ここで、ＬＰＦ２０２は加算器、乗算器（係数はに２）
および遅延素子Ｄ２（遅延時間はＴ）を用いた最も簡単
な１次のループフィルタである。

また、ＶＣＯ２０３は乗算器（係数０３）、加算器、加
算器（係数Ｃ’４）、遅延素子Ｄ４、三角関数回路（Ｃ
ｏｓ）から構成される。

ＩＤＦ２０４は加算器および遅延素子Ｄ３から構成され
る遅延ループおよびその後段に接続されたスイッチＳＷ
１およびＳＷ２から構成される。スイッチＳＷＩ、ＳＷ
２はソフトウェア的に制御されており、付記のようにＮ
７時間（後述のボーレート周期に相当）おきにスイッチ
ＳＷＩを介して積分値が順次出力され、またその直後に
スイッチＳＷ２により積分値がリセットされる。

以上の構成において、まず入力信号Ｓｉｎθ（ｎ）を位
相比較器２０１に入力すると、その出力ｆ　（ｎ）は遅
延素子Ｄ１を介して入力されるＣｏｓφ（ｎ−１）との
乗算によって ｆ（ｎ）＝Ｓｉｎθ（ｎ）・　ＣＯ３−（ｎ−１）　　
　　　　　　・・・（１）・・・　（２） となる。このｆ　（ｎ）からＬＰＦ２０２によって上式
の第１項の高周波成分を抑圧すると、ｈ（ｎ）が得られ
る。この信号は、 と示される。またθ（ｎ）−φ（ｎ−１）よりθ（ｎ）
−φ（ｎ−１）　’−，Ｏ ・・・（５） ここで係数Ｃ４はｖＣｏの加算器に設定されている基本
角周波数であり、例えばＣＣＩＴＴ勧告Ｖ２勧告単２１
るチャンネル１の場合、Ｃ４，２πＸ１０１３０ＸＴ　
　　・・・　　　　（６）である。ここで、上式におい
てに２−０．９０６５、Ｃ３−０，０３におけるＬＰＦ
２０２の出力ｈ　（ｎ）を第２図に示す、この図の構成
は、前述の第８図と同じである。

第２図から明らか外ように、ＬＰＦ２０２の出力データ
にはかなり大きな高調波成分が重畳している。ＩＤＦ２
０４はこの高調波成分を抑圧するためのものである。

ＩＤＦ２０４を後述のような方法で制御することにより
、第３図に示すような原データ８２に近い復調出力波形
８４を得ることができる。

ここで、ＩＤＦ２０４は、ボーレートに相当するＮ７時
間の間にＮ個のデータの積分値を形成するが、積分を開
始する時点が定かでなく、一定の時間ＮＴごとに積分を
行なっても正しい復調出力を得られない、また、第２図
のようにＰＬＬ出力にかなり高調波が乗っていると、ゼ
ロクロス点を検出してデータ変換時を見つけるというこ
ともできない。そこで、　以下このような復調データを
得るための制御部２０５によるＩＤＦ２０４の積分動作
の制御アルゴリズムを説明する。

制御アルゴリズムの流れを、第４図に示す。

このアルゴリズムの流れは、次のようになる。

１）まず、所定のレジスタに設定される積分値ｒ　（ｉ
）を初期化（第４図ステップＳ１）した後８個のデータ
を積分ｔｒ（ｉ）とする（第４図ステップＳ２、Ｓ３）
。このとき、ＩＤＦ２０４はソフトウェアの設定により
第１図のスイッチＳＷ１、ＳＷ２を制御してサンプリン
グ時間ＴごとにＮ個のデータを積分する（第４図のステ
ップ５４ｒ（ｉ−１）がＯではなくなるのでステップＳ
５に進む）。

２）ｒ（Ｌ−１）≠０の条件（ステップ３４）のもとに
、ｒ　（ｉ）とｒ（ｉ−１）の符号を比較する（ステッ
プＳ５）。同符号の場合はｒｏｗ＋１（ステップＳ６）
、異符号の場合はｒｏ＝−１（ステップＳ７）とする。

ここでｒＯは下記の制御のために用いられるフラグであ
る。

３）ｒ　（ｉ）の減少比Ｄｒを、次の式によって求める
（ステップＳａ）。

Ｄ　ｒ　＝　ｒ　（ｉ　）　／　ｒ　（ｉ　−１）　Ｘ
　ｒ　Ｏ・・・（７） この式では、フラグｒｏを掛けているので、Ｄｒの値は
絶対値の表現となる。

４）減少比Ｄｒが０．８以上の場合（ステップＳ９）は
、積分がほとんどデータ伝送と同期していると見なし、
それ以下の場合は補正する。積分タイミングを変更する
ための値Ｎを算出する補正式はいろいろなものが考えら
れるが、本実施例では最も簡単な次式を用いて行う（ス
テップ５１０）。

Ｎ　”　Ｎ　−□　ｆ’　ｏ　”　（ｏ、ａ−Ｄｒ）２
　　Ｘ　　　Ｏ，８ 上記のようにして得た値Ｎ′は、第４図のステッブＳｌ
ｌにおいてＮと比較され、Ｎ’＜Ｎの場合にはステップ
３１２へ、Ｎ＜Ｎ’の場合にはステップＳ１３に穆行す
る。ステップＳｌｌではＮ′個のデータ積分値を出力さ
せ、ステップＳ１３では最初から（Ｎ’−Ｎ）番目まで
のデータを捨て、残りＮ個のデータの積分を行なう。以
後、ｒ（ｉ）の値が減少するごとに上記の補正を繰り返
す。

以上のアルゴリズムは、第５図（Ａ）、（Ｂ）に示すよ
うに、積分値が同符号で減少した場合には積分のタイミ
ングを早め、逆に異符号の場合にはタイミングを遅らせ
るものである。第５図（Ａ）においてＮ−Δ＝Ｎ′、第
５図（Ｂ）においてＮ＋Δ＝Ｎ’を意味している。

異符号により積分開始タイミング遅らせる場合には、第
５図（Ｂ）に符号りで示すＮ′とＮの差Δ個のデータが
捨てられ、それ以後Ｎ個のデータ積分が鋳後繰り返され
る。なお第５図において符号Ｉは波形ゼロクロス点から
逆算される理想的な積分タイミングである。

以上の積分開始タイミングの制御を要約すると次のよう
になる。すなわち、第４図ステップＳ５、Ｓ９の判定か
ら明らかなように、積分値の符号が反転（＋から−へ、
あるいはその逆）した時に生じ、その場合、減少比が０
．８より小さく変化が同符号の場合には上記のように積
分タイミングが早められ、同じく変化が異符号の場合に
は積分タイミングが遅らせられる。

このアルゴリズムを用いて、タイミングずれが最大（つ
まりＮＴ／２ずれ）の場合の補正結果を第６図に示す。

図より明らかなように、このアルゴリズムを用いれば、
はぼＮＴ／２　（ボーレートの半分）タイミングが遅れ
てはいるが、破線で示した原データ８２との比較から明
らかなように復調データ８５を正確に得られることがわ
かる。１つのデータ変換だけでほとんど補正ができてい
ることがわかる。

第５図のステップＳ９では、減少比Ｄｒを０．８以上で
同期していると見なしているが、これはタイミングが合
っている時の最大積分値を１とした時、最小積分値が約
０．８であるために用いた値であり、状況に応じて様々
な値をとり得ることが予想される。また、ステップＳＩ
Ｏにおける補正式（８）も簡単な１次式を用いたもので
あり、例えば２次式なら など、状況に応じて様々な式が考えられる。前述のよう
に１次式を用いれば、演算時間を削減することができる
。

前述のアルゴリズムはＤＳＰ上でソフトによって行った
ものであるが、ＩＣを用いたハードウェア構成において
も、多少煩雑にはなるが同じ構成を用いることができる
。

［発明の効果コ 以上から明らかなように、本発明によれば、ＦＳＫ変調
された信号を復調し２値データに変換するＦＳＫ復調器
において、変調信号を入力するＰＬＬ回路と、このＰＬ
Ｌ回路の出力に接続された１、Ｄ、Ｆからなり、Ｉ．Ｄ
、Ｆから復調出力を取り出す構成を採用しているので、
Ｉ．Ｄ、Ｆを用いているため、ＰＬＬを通過した後の高
調波成分を充分除去でき、外乱に強いＦＳＫ復調を行な
うことができ、復調器の信頼性を大きく向上できるとい
う優れた効果がある。

【図面の簡単な説明】

第１図は本発明を採用したＦＳＫ復調器の構成を示した
ブロック図、第２図は第１図の回路のＰＬＬ部の出力を
示した波形図、第３図はＩＤＦを通過した後の復調出力
を示した波形図、第４図は第１図のＩＤＦのアルゴリズ
ムを示したフローチャート図、第５図（Ａ）、（Ｂ）は
第４図のアルゴリズムを原理的に示した説明図、第６図
は積分タイミングが最大のずれをもっている場合に得ら
れる出力を示した波形図、第７図は従来のＦＳＫ復調器
の構成を示したブロック図、第８図は第７図の構成にお
ける復調動作を示した波形図である。

Claims (1)

1. 【特許請求の範囲】 １）ＦＳＫ変調された信号を復調し２値データに変換す
   るＦＳＫ復調器において、変調信号を入力するＰＬＬ回
   路と、このＰＬＬ回路の出力に接続されたＩ．Ｄ．Ｆ（
   ＩｎｔｅｇｒａｔｅａｎｄＤｕｍｐＦｉｌｌｔｅｒ）か
   らなり、Ｉ．Ｄ．Ｆから復調出力を取り出すことを特徴
   とするＦＳＫ復調器。 ２）前記Ｉ．Ｄ．Ｆの積分開始タイミングは、Ｉ．Ｄ．
   Ｆの最新の積分値とそれよりも１つ前の積分値の間の変
   化に応じて決定することを特徴とする特許請求の範囲第
   １項に記載のＦＳＫ復調器。