JPH01296495A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH01296495A JPH01296495A JP63126724A JP12672488A JPH01296495A JP H01296495 A JPH01296495 A JP H01296495A JP 63126724 A JP63126724 A JP 63126724A JP 12672488 A JP12672488 A JP 12672488A JP H01296495 A JPH01296495 A JP H01296495A
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- JP
- Japan
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- line
- bit lines
- cell
- node
- sense amplifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、不揮発性半導体記憶装置に関し、特にフラ
ッシュ（−括消去型）ＥＥＰＲＯＭ、ＥＰＲＯＭのセン
ス方式に関するものである。
ッシュ（−括消去型）ＥＥＰＲＯＭ、ＥＰＲＯＭのセン
ス方式に関するものである。
第３図は従来のフラッシュＥＦ、ＦＲＯＭの構成図であ
る。この図において、１はメモリセルであり、ドレイン
がビット線２にゲートがワード線３にソースがソース線
４に接続される。ワード線３はロウデコーダ５の出力に
接続される。ビット線２はゲートにコラムデコーダ６出
力が入力されるトランジスタ７を介してＩ１０線８に接
続される。
る。この図において、１はメモリセルであり、ドレイン
がビット線２にゲートがワード線３にソースがソース線
４に接続される。ワード線３はロウデコーダ５の出力に
接続される。ビット線２はゲートにコラムデコーダ６出
力が入力されるトランジスタ７を介してＩ１０線８に接
続される。
ソース線４はゲートに信号■π下が入力されるトランジ
スタ９を介して接地される。Ｉ１０線８に電流検出型セ
ンスアンプ１０が接続される。
スタ９を介して接地される。Ｉ１０線８に電流検出型セ
ンスアンプ１０が接続される。
次に動作について説明する。フラッシュＥＥＰＲＯＭメ
モリセルにおいては、フローティングゲートに電子が蓄
積されているかいないかによって１”／“０”を記憶す
る。消去はメモリトランジスタ１のドレインに高圧を印
加し、ワード線３を接地することにより行なわれる。ト
ンネル現象により電子がフローティングゲートからドレ
インに引抜かれ、メモリトランジスタ１のしきい値が低
くなる。この時、メモリトランジスタ１のソースは信号
ＥＲ３を“Ｌ”としトランジスタ９を非導通とすること
により、フローティングに保つ。
モリセルにおいては、フローティングゲートに電子が蓄
積されているかいないかによって１”／“０”を記憶す
る。消去はメモリトランジスタ１のドレインに高圧を印
加し、ワード線３を接地することにより行なわれる。ト
ンネル現象により電子がフローティングゲートからドレ
インに引抜かれ、メモリトランジスタ１のしきい値が低
くなる。この時、メモリトランジスタ１のソースは信号
ＥＲ３を“Ｌ”としトランジスタ９を非導通とすること
により、フローティングに保つ。
消去はすべてのメモリセルについて同時に行なわれる。
書込みはＥＰＲＯＭと同様に、選択されたメモリトラン
ジスタ１のドレイン並びにゲートに高電圧ＶＰＰを印加
し、ソースを接地することにより行なわれる。ドレイン
近傍でアバランシェ崩壊−が生じ、ホットエレクトロン
がフローティングゲートに注入される。
ジスタ１のドレイン並びにゲートに高電圧ＶＰＰを印加
し、ソースを接地することにより行なわれる。ドレイン
近傍でアバランシェ崩壊−が生じ、ホットエレクトロン
がフローティングゲートに注入される。
読出しは選択されたメモリセルのドレインからソースに
電流が流れるか否かを、Ｉ１０線８に接続された電流検
出型センスアンプ１０で検出する。
電流が流れるか否かを、Ｉ１０線８に接続された電流検
出型センスアンプ１０で検出する。
従来のフラッシュＥＰ、ＦＲＯＭのセンス系は以上のよ
うに構成されていたので、微細化、高集積化が進みメモ
リセルが小さくなると流れる電流が減少し、この電流を
検出するよう電流検出型センスアンプの感度を上げると
アクセスタイムが遅れるという問題点があった。また、
Ｉ１０線にセンスアンプが接続されているので（ビット
線毎でないので） 、ＤＲＡＭのページモード読出しの
ような高速読出しができないという問題点があった。
うに構成されていたので、微細化、高集積化が進みメモ
リセルが小さくなると流れる電流が減少し、この電流を
検出するよう電流検出型センスアンプの感度を上げると
アクセスタイムが遅れるという問題点があった。また、
Ｉ１０線にセンスアンプが接続されているので（ビット
線毎でないので） 、ＤＲＡＭのページモード読出しの
ような高速読出しができないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、メモリセルに流れる電流が少なくとも高速セ
ンスでき、さらにページモード読出しが可能な不揮発性
半導体記憶装置を得ることを目的とする。
たもので、メモリセルに流れる電流が少なくとも高速セ
ンスでき、さらにページモード読出しが可能な不揮発性
半導体記憶装置を得ることを目的とする。
この発明に係る不揮発性半導体記憶装置は、２本のビッ
ト線を対にし、さらに各々のビット線を２分割し、その
中央部分にフリップフロップ型のセンスアンプを設け、
フリップフロップの２つのノードをトランスファゲート
を介して各々上記分割された２本のビット線に接続し、
各２分割されたビット線の一方をデータ出力線に接続し
、各ビット線にダミーセルを接続するようにしたもので
ある。
ト線を対にし、さらに各々のビット線を２分割し、その
中央部分にフリップフロップ型のセンスアンプを設け、
フリップフロップの２つのノードをトランスファゲート
を介して各々上記分割された２本のビット線に接続し、
各２分割されたビット線の一方をデータ出力線に接続し
、各ビット線にダミーセルを接続するようにしたもので
ある。
この発明においては、２本の２分割されたビット線の間
にフリップフロップ型のセンスアンプを設け、フリップ
フロップの２つのノードをトランスファゲートを介して
各々上記分割された２本のビット線に接続し、各ビット
線にダミーセルを接続することにより、選択されたビッ
ト線に対して、もう１本の対をなすビット線の、選択さ
れたビット線とはセンスアンプに対して反対側のビット
線に接続されるダミーセルが活性化され、リファレンス
レベルが与えられる。
にフリップフロップ型のセンスアンプを設け、フリップ
フロップの２つのノードをトランスファゲートを介して
各々上記分割された２本のビット線に接続し、各ビット
線にダミーセルを接続することにより、選択されたビッ
ト線に対して、もう１本の対をなすビット線の、選択さ
れたビット線とはセンスアンプに対して反対側のビット
線に接続されるダミーセルが活性化され、リファレンス
レベルが与えられる。
以下、この発明の一実施例を図について説明する。第１
図において、ビット線ＢＬ１．１１は信号ＢＬＴ、がゲ
ートに入力されるトランジスタ１２を介して、フリップ
フロップ型センスアンプ１３の第１のノードＮ１に接続
される。ノードＮ１はさらにゲートに信号ＢＬＴ３が入
力されるトランジスタ１４を介して、ビット線ＢＬ＋ｂ
１５に接続される。ビット線ＢＬ２−１６はゲートに信
号ＢＬＴ２が入力されるトランジスタ１７を介して、セ
ンスアンプ１３の第２のノードＮ２に接続され、ノード
Ｎ２はさらにゲートに信号Ｂ Ｌ Ｔ ４が入力される
トランジスタ１８を介してビット線ＢＬｚｂ１９に接続
される。ビット線ＢＬ＋−１１，ＢＬ２−１６にはメモ
リセル１のドレイン、並びにゲートに信号ＤＭＥ＋が入
力されるダミーセル２０，２１のドレインが接続される
。さらに、ゲートに信号Ｒ３Ｔが入力されソースが接地
されるトランジスタ２２．２３のドレインが接続される
。ビット線Ｂ Ｌ＋ｂｌ ５． Ｂ Ｌｚｂｌ ９には
、ゲートに信号ＤＭ Ｅ ｚが入力されるダミーセル２
４．２５のドレインが接続される。メモリセル１のソー
スには信号ＲＷが印加され、ダミーセル２０，２１．２
４゜２５のソースには信号ＤＲＷが印加される。これら
のダミーセルは消去状態（しきい値の低い状態）に保た
れる。センスアンプ１３は信号Ｓ。が”Ｈ″、籍が“Ｌ
”となり、トランジスタ２６．２７がオンすることに
より活性化される。ビット線ＢＬ＋ｂ１５、ＢＬｚｈｌ
９は、ゲートにコラムデコーダ６の出力が入力される
トランジスタ２８．２９を介して、Ｉ１０線、Ｉ１０線
に接続される。
図において、ビット線ＢＬ１．１１は信号ＢＬＴ、がゲ
ートに入力されるトランジスタ１２を介して、フリップ
フロップ型センスアンプ１３の第１のノードＮ１に接続
される。ノードＮ１はさらにゲートに信号ＢＬＴ３が入
力されるトランジスタ１４を介して、ビット線ＢＬ＋ｂ
１５に接続される。ビット線ＢＬ２−１６はゲートに信
号ＢＬＴ２が入力されるトランジスタ１７を介して、セ
ンスアンプ１３の第２のノードＮ２に接続され、ノード
Ｎ２はさらにゲートに信号Ｂ Ｌ Ｔ ４が入力される
トランジスタ１８を介してビット線ＢＬｚｂ１９に接続
される。ビット線ＢＬ＋−１１，ＢＬ２−１６にはメモ
リセル１のドレイン、並びにゲートに信号ＤＭＥ＋が入
力されるダミーセル２０，２１のドレインが接続される
。さらに、ゲートに信号Ｒ３Ｔが入力されソースが接地
されるトランジスタ２２．２３のドレインが接続される
。ビット線Ｂ Ｌ＋ｂｌ ５． Ｂ Ｌｚｂｌ ９には
、ゲートに信号ＤＭ Ｅ ｚが入力されるダミーセル２
４．２５のドレインが接続される。メモリセル１のソー
スには信号ＲＷが印加され、ダミーセル２０，２１．２
４゜２５のソースには信号ＤＲＷが印加される。これら
のダミーセルは消去状態（しきい値の低い状態）に保た
れる。センスアンプ１３は信号Ｓ。が”Ｈ″、籍が“Ｌ
”となり、トランジスタ２６．２７がオンすることに
より活性化される。ビット線ＢＬ＋ｂ１５、ＢＬｚｈｌ
９は、ゲートにコラムデコーダ６の出力が入力される
トランジスタ２８．２９を介して、Ｉ１０線、Ｉ１０線
に接続される。
次に動作について説明する。第２図にこの実施例による
装置のクロックタイミングダイアグラムの一例を示す。
装置のクロックタイミングダイアグラムの一例を示す。
読出しサイクルにおいては、信号ＲＷは５Ｖ、ＤＲＷは
２．５■に保たれる。まず、信号ＢＬＴ、−ＢＬＴ、が
“Ｈ″、Ｒ３Ｔが”Ｈ″となり、トランジスタ２２．２
３がオンし、ビット線ＢＬ＋−１１，ＢＬ＋ｂｌ ５．
ＢＬｚ−１６，ＢＬｚｈｌ９、並びにセンスアンプ
１３のノードＮｌ、Ｎ２が接地される。今、ピッ）ｍＢ
Ｌ、、１１に接続されるメモリセルが選択されたとする
と、選択ワード線３が立上るとともに信号ＢＬＴ、、Ｂ
ＬＴ４が“Ｈ”となり、さらに信号ＤＭＥ２が“Ｈ”と
なる。これにより、ビット線ＢＬ１．１１がセンスアン
プ１３のノードＮ１に接続され、ビット線ＢＬｚｂ１９
がノードＮ２に接続され、ビット線ＢＬｚｂ１９並びに
ノードＮ２はダミーセル２５により充電が開始される。
２．５■に保たれる。まず、信号ＢＬＴ、−ＢＬＴ、が
“Ｈ″、Ｒ３Ｔが”Ｈ″となり、トランジスタ２２．２
３がオンし、ビット線ＢＬ＋−１１，ＢＬ＋ｂｌ ５．
ＢＬｚ−１６，ＢＬｚｈｌ９、並びにセンスアンプ
１３のノードＮｌ、Ｎ２が接地される。今、ピッ）ｍＢ
Ｌ、、１１に接続されるメモリセルが選択されたとする
と、選択ワード線３が立上るとともに信号ＢＬＴ、、Ｂ
ＬＴ４が“Ｈ”となり、さらに信号ＤＭＥ２が“Ｈ”と
なる。これにより、ビット線ＢＬ１．１１がセンスアン
プ１３のノードＮ１に接続され、ビット線ＢＬｚｂ１９
がノードＮ２に接続され、ビット線ＢＬｚｂ１９並びに
ノードＮ２はダミーセル２５により充電が開始される。
選択されたメモリセルが消去状態であればしきい値が低
い状態であるのでオンし、ビット線ＢＬい１１はメモリ
セルにより充電される。この時信号ＲＷの電位が５Ｖ、
ＤＲ，Ｗの電位が２．５■のため、ビット線ＢＬ、、１
トノードＮ１の電位の方がビット線ＢＬｚｂ１９・ノー
ドＮ２の電位より高くなる。一方、メモリセルが書込み
状態ならばしきい値は高くオンしないので、ノードＮ１
の電位の方がノードＮ２の電位より低い。
い状態であるのでオンし、ビット線ＢＬい１１はメモリ
セルにより充電される。この時信号ＲＷの電位が５Ｖ、
ＤＲ，Ｗの電位が２．５■のため、ビット線ＢＬ、、１
トノードＮ１の電位の方がビット線ＢＬｚｂ１９・ノー
ドＮ２の電位より高くなる。一方、メモリセルが書込み
状態ならばしきい値は高くオンしないので、ノードＮ１
の電位の方がノードＮ２の電位より低い。
次に、信号Ｓ。を“Ｈ”、鱈を“Ｌ”としセンスアンプ
１３を活性化し、ノードＮｌ、Ｎ２の電位を５Ｖ、ＯＶ
もしくはＯＶ、５Ｖに増幅する。
１３を活性化し、ノードＮｌ、Ｎ２の電位を５Ｖ、ＯＶ
もしくはＯＶ、５Ｖに増幅する。
この後、信号Ｂ Ｌ Ｔ３． Ｂ Ｌ Ｔ４を”Ｈ″と
し、ノードＮｌ、Ｎ２の電位をビット線ＢＬ＋ｂ、ＢＬ
ｚｂに伝達し、トランジスタ２８．２９を介してＩ１０
線、Ｉ１０線に読出す。
し、ノードＮｌ、Ｎ２の電位をビット線ＢＬ＋ｂ、ＢＬ
ｚｂに伝達し、トランジスタ２８．２９を介してＩ１０
線、Ｉ１０線に読出す。
このように、本実施例による装置では、ダミーセルによ
りリファレンスレベルが与えられるので、メモリセルが
小さくなってもアクセスタイムが遅れるようなことはな
く、またセンスアンプがビット線毎に接続されているの
で、ページモード続出しが可能である。
りリファレンスレベルが与えられるので、メモリセルが
小さくなってもアクセスタイムが遅れるようなことはな
く、またセンスアンプがビット線毎に接続されているの
で、ページモード続出しが可能である。
なお、上記実施例ではビット線Ｂ Ｌ ＩＩｌ＋ Ｂ
Ｌ ２−にリセット用トランジスタ２２．２３を設けて
ビット線、センスアンプのノードのリセットをするよう
にしたが、すべてのビット線、センスアンプのノードを
リセットする方法ならばいかなるものであってもよい。
Ｌ ２−にリセット用トランジスタ２２．２３を設けて
ビット線、センスアンプのノードのリセットをするよう
にしたが、すべてのビット線、センスアンプのノードを
リセットする方法ならばいかなるものであってもよい。
また、本発明はフラッシュＥＥＦＲＯＭのみならす、通
常のＥＥＰＲＯＭ、ＥＰＲＯＭにも適用できる。
常のＥＥＰＲＯＭ、ＥＰＲＯＭにも適用できる。
以上のように、この発明に係る不揮発性半導体記憶装置
によれば、２本の分割されたビット線の間にクリップフ
ロップ型センスアンプを設け、その２つのノードをトラ
ンスファゲートを介して各々上記分割された２本のビッ
ト線に接続し、各２分割されたビット線の一方をデータ
出力線に接続し、各ビット線にダミーセルを接続するよ
うにしだので、ダミーセルによりリファレンスレベルが
与えられ、ビット線の負荷が軽く、高速読出し可能であ
り、さらにページモード読出しが可能となるという効果
がある。
によれば、２本の分割されたビット線の間にクリップフ
ロップ型センスアンプを設け、その２つのノードをトラ
ンスファゲートを介して各々上記分割された２本のビッ
ト線に接続し、各２分割されたビット線の一方をデータ
出力線に接続し、各ビット線にダミーセルを接続するよ
うにしだので、ダミーセルによりリファレンスレベルが
与えられ、ビット線の負荷が軽く、高速読出し可能であ
り、さらにページモード読出しが可能となるという効果
がある。
第１図はこの発明の一実施例による不揮発性半導体記憶
装置を示す回路図、第２図はこの発明の一実施例による
不揮発性半導体記憶装置のクロックタイミングダイアグ
ラムを示す図、第３図は従来の不揮発性半導体記憶装置
を示す回路図である。 １はメモリセル、６はコラムデコーダ、１１゜１５．１
６．１９はビット線、１２．１４．１７゜１８はトラン
スファゲートトランジスタ、１３はフリップフロップ型
センスアンプ、２０．２１゜２４．２５はダミーセル。 なお、図中、同一符号は同一、または相当部分を示す。
装置を示す回路図、第２図はこの発明の一実施例による
不揮発性半導体記憶装置のクロックタイミングダイアグ
ラムを示す図、第３図は従来の不揮発性半導体記憶装置
を示す回路図である。 １はメモリセル、６はコラムデコーダ、１１゜１５．１
６．１９はビット線、１２．１４．１７゜１８はトラン
スファゲートトランジスタ、１３はフリップフロップ型
センスアンプ、２０．２１゜２４．２５はダミーセル。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- （１）フローティングゲートを有するメモリトランジス
タを含むメモリセルを有する不揮発性半導体記憶装置に
おいて、 ビット線が４つに分割され、 第１、第２のビット線は各々第１、第２のトランスファ
ゲートを介してフリップフロップ型センスアンプの第１
のノードに接続され、 第３、第４のビット線は各々第３、第４のトランスファ
ゲートを介して上記センスアンプの第２のノードに接続
され、 上記第２、第４のビット線はゲートにコラムデコーダ出
力が入力されるトランジスタを介して各々第１、第２の
データ出力線に接続され、 上記各ビット線にダミーセルが接続されていることを特
徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126724A JPH01296495A (ja) | 1988-05-24 | 1988-05-24 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126724A JPH01296495A (ja) | 1988-05-24 | 1988-05-24 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296495A true JPH01296495A (ja) | 1989-11-29 |
Family
ID=14942304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126724A Pending JPH01296495A (ja) | 1988-05-24 | 1988-05-24 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296495A (ja) |
-
1988
- 1988-05-24 JP JP63126724A patent/JPH01296495A/ja active Pending
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