JPH01296840A - 信号の誤り訂正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 差動論理を用いるディジタル無線装置で、既知の挿入ビ
ットが誤ることにより主信号へビット誤りが波及するこ
とを防止する信号の誤り訂正方式差動論理を用いるディ
ジタル無線装置のビット誤り波及を防止することが可能
な誤り訂正方式を提供することを目的とし、 第１の受信差動論理手段で受信信号の位相と１ビット前
の受信信号の位相との差分を求め、その受信信号中に挿
入されている既知ビットの誤りを訂正する既知信号訂正
手段と、既知信号訂正手段にて既知ビットの誤りを訂正
した受信信号の位相を１ビット前の出力の位相状態を基
準として和分論理を施す送信差動論理手段と、送信差動
論理手段から入力する信号の位相を１ビット前の入力信
号の位相と差分論理を施す第２の受信差動論理手段とを
設け、第１の受信差動論理手段で差分論理を施した受信
信号中に含まれている予めそのパターンが分かっている
既知の挿入ビットの誤りを既知信号訂正手段を介して訂
正した後、送信差動論理手段で再度和分論理を施すと共
に、第２の受信差動論理手段で差分論理を施すように構
成する。

〔産業上の利用分野〕

本発明は、差動論理を用いるディジタル無線装置で、既
知の挿入ビットが誤ることにより主信号へビット誤りが
波及することを防止する信号の誤り訂正方式に関する。

ディジタル無線装置における通信方式では、絶対位相の
情報が送信されてないため、１ビット前の位相状態を基
準として送信側では２本のパルスペア列を変調出力位相
変化に対応して送信し、受信側ではこの逆を行う差動論
理を用いて、正確に送信パルスが受信処理されるように
している。

このような差動論理を用いる従来のディジタル無線装置
では、例えばフレームビットのように既知の挿入ビット
にビット誤りが発生すると主信号へビット誤りが波及し
て、２ビット誤りとなるため、通信回線の高品質性を必
要とするデータ通信では、このようなビット誤りの波及
に対して何らかの対策が必要となる。

〔従来の技術〕

第６図は従来例を説明するブロック図、第７図は従来例
におけるビット誤りの波及状況を説明する図、第８図は
送信差動論理を説明する図、第９図は受信差動論理を説
明する図をそれぞれ示す。

第６図の上段に示すブロックは送信側を示し、送信側は
送信する信号の速度変換及びフレームビット、パリティ
ビット、スタッフコントロールビット等を挿入する送信
信号処理回路１と、送信信号処理回路１の出力に送信差
動論理を施す送信差動論理回路２と、 送信差動論理回路２の出力を所定パワーの無線信号にし
て送信する無線送信機３を具備し、第６図の下段に示す
受信側は、所定パワーの無線信号の受信処理を行う無線
受信機４と、無線受信機４で受信した信号に受信差動論
理を施す受信差動論理回路５と、 受信差動論理回路５の出力データ中から挿入した各ビッ
トを除去し速度を元に戻す処理等を行う受信信号処理回
路６とを具備している。

差動論理とは既述の通り、１ビット前の位相を基準とし
て送信差動論理回路２では、第８図で示すように２本の
パルスペア列（Ｉ及びＱ位相の信号）を変調出力位相の
変化に対応して送信するものである。

即ち、送信差動論理（和分論理とも言う）での出力位相
は、出力位相＝（１ビット前の出力位相）十入力位相（
位相情報を与える）で現されるもので、入力パルスのパ
ルスペア列（Ｉ、Ｑ）の情報を第８図（Ａ）に示すよう
な位相情報とする。

即ち、（０，０）は第８図（Ｂ）に示すように０’、　
　（０，１）は９０’、　　（１，１）は１８０６、　
（“１．０）は２７０°とする。

これによる送信差動論理は４人力１出力のセレクタ部２
１と、セレクタ部２１の出力を１ビット遅延させてセレ
クタ部２１０入力とする１ビット遅延回路２２．２３を
備えて行い、例えば第８図（Ｃ）の（Ｃ）部分の１ビッ
ト前の出力パルスが（０゜０）であり、入力パルスが（
０，１）の場合、第８図（Ｂ）に示すように（０，Ｏ）
から９０’左回転して（０，１）が出力パルスとして選
択される。

又、（ｄ）部分の１ビット前の出力パルスが（０゜１）
であり、入力パルスが（０，１）の場合、第８図（Ｂ）
に示すように（０，１）から９０°左回転して（１，１
）が出力パルスとして選択される。

更に、（ｅ）部分の１ピント前の出力パルスが（１゜１
）であり、入力パルスが（１，１）の場合、第８図（Ｂ
）に示すように（１，１）から１８０’左回転して（０
，０）が出力パルスとして選択される。

尚、これら送信差動論理の全ての状況を第８図（Ｃ）に
示している。又、送信差動論理を施す送信差動論理回路
２内セレクタ部２１は、前述のように入力パルス（Ｉ、
Ｑ）と、出力パルスを１ビット遅延回路２２．２３にて
１ビット遅延させた１ビット前の出力パルス（Ｉ’、Ｑ
）との４つの入力をそれぞれ１つ選択する２つの選択素
子を有する。

一方、入力パルス（１，Ｑ）をそれぞれ１ビット遅延さ
せる１ビット遅延回路５２．５３と、入力パルス（Ｉ、
Ｑ）と１ビット遅延回路５２．５３の出力とをそれぞれ
１つ選択する２つの選択素子を有するセレクタ部５１か
ら構成される受信差動論理回路５では、出力位相＝入力
位相−（１ビット前の入力位相）（位相情報を与える）
の処理を行う。

即ち、第９図（Ａ）に示すように、１ビット前の入力パ
ルスの情報である（０，０）−０＠位相。

（０，１）−９０”位相、　　（１，１）−１８０＠位
相、（１，０）−２７０”位相を位相情報とする。

これによる受信差動論理の全ての状況を第９図（Ｂ）に
示している。例えば、（ｆ）の場合は入力パルス（１，
Ｑ）が（０，１）であり、１ビット前の入力パルスが（
１，１）であるから、第８図（Ｂ）に示す状況において
（０，１）から１８０＠右回転して（１，０）が出力パ
ルスとして選択される。

以上のような処理を第６図に示す従来例の受信側で処理
した場合で、受信差動論理入力パルスにビットエラーが
発生してない時は、第７図（Ａ）に示すように入力パル
スＩ　　（０１００００１１０）、Ｑ　（１０１０１０
１１０）が、受信差動論理出力パルスＩ　　（１１０１
０１０１）、Ｑ（１１１０１１０１）として得られる。

一方、受信差動論理入力パルスにビットエラーが発生し
ている時は、第７図ＣＢ）に示すように入力パルスＩ（
０１１・　０００１１０）、Ｑ（１０１０１１・　１１
０）が受信差動論理出力パルス■　（１０・　１・　１
０１０１）、Ｑ（１１１００・０−０１）として得られ
る。

但し、「１・又は０・」の印の部分が誤ったと仮定した
箇所でしかも挿入ビット位置とする。

〔発明が解決しようとする課題〕

上述の従来例の受信差動論理回路５によって、入力パル
スに対して受信差動論理を施した場合、入力パルスの挿
入ビット位置にビットエラーが発生していると、受信差
動論理回路５で受信差動論理を施して得た出力パルスで
は２ビットエラーにビット誤りが波及することになる。

この１ビワトエラーが２ビットエラーにビット誤りが波
及する欠点は、ディジタル無線装置が電るに伴い、問題
点としてクローズアップされるようになった。

本発明は、差動論理を用いるディジタル無線装置のビッ
ト誤り波及を防止することが可能な誤り訂正方式を提供
することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の５０は差動論
理を用いて送信されて来るディジタル信号に受信差動論
理を施す第１の受信差動論理手段であり、 ７０は第１の受信差動論理手段５０で受信信号の位相と
１ビット前の受信信号の位相との差分を求め、その受信
信号中に挿入されている既知ビットの誤りを訂正する既
知信号訂正手段であり、８０は既知信号訂正手段７０に
て既知と７）の誤りを訂正した受信信号の位相を１ビッ
ト前の出力の位相状態を基準として和分論理を施す送信
差動論理手段であり、 ９０は送信差動論理手段８０から入力する信号の位相を
１ピント前の入力信号の位相と差分論理を施す第２の受
信差動論理手段であり、第１の受信差動論理手段５０で
差分論理を施した受信信号中に含まれている予めそのパ
ターンが分かっている既知の挿入ビットの誤りを既知信
号訂正手段７０を介して訂正した後、送信差動論理手段
８０で再度和分論理を施すと共に、第２の受信差動論理
手段９０で差分論理を施すように構成することにより、
本課題を解決するための手段とする。

〔作　用〕

送信側で送信差動論理を施した信号を受信し、その受信
信号に対して第１の受信差動論理手段５０で受信差動論
理を施す。

受信差動論理を施した受信信号中に含まれるフレームビ
ット等の既知信号を既知信号訂正手段７０にてエラー訂
正処理を行った後、送信差動論理手段８０にて送信差動
論理を施し、これを第２の受信差動論理手段９０で受信
差動論理を施すように構成することにより、フレームビ
ット等の既知信号にビットエラーが発生した時に主信号
へのビット誤り波及を防止し、全体的に高品質の信号送
受信が可能となる。

〔実施例〕

以下本発明の要旨を第２図〜第５図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明における既知ビット訂正手段の一実施例を説明す
る図、第４図は本発明における既知ビット訂正手段の他
の実施例を説明する図、第５図は本発明の実施例におけ
る受信差動論理を説明する図をそれぞれ示すゆ尚、全図
を通じて同一符号は同一対象物を示す。

第２図に示す実施例は第１図で説明した第１の受信差動
論理手段５０及び第２の受信差動論理手段９０として、
第６図で説明したものと同一内容を有する受信差動論理
回路５及び９、 既知信号訂正手段７０として、第３図及び第４図に示す
既知信号訂正回路７、 送信差動論理手段８０として、第６図で説明した送信差
動論理回路２と同一内容を有する送信差動論理回路８と
で構成した例である。

第３図に示す既知信号訂正手段７０の一実施例である既
知信号訂正回路７は、既知信号としてフレームビットＦ
を用いた場合であり、その構成は、４人力１出力のセレ
クタ素子を２つ有するセレクタ部７１０と、 ２本のパルスペア（１，Ｑ）からなる入力パルスのそれ
ぞれを１ビット遅延させる１ビット遅延回路７１１．７
１２と、 タイミングジェネレータ７１５から発生するタイミング
パルス■で指定されるフレームビットＦを選択するセレ
クタ回路７１３と、 標準のフレームビットＦ（■、■′）を発生するＦビッ
ト発生回路７１４と、 フレームビットＦ（■、■′）の正常な位置を示すタイ
ミングパルス■を発生するタイミングジェネレータ７１
５とを具備している。

又、第４図に示す他の例である既知信号訂正回路７は、
既知信号としてスタッフコントロールビットＣを用いた
場合であり、その構成は、第３図と同一構成のセレクタ
部７１０．１ビット遅延回路７１１．７１２と、 正常なスタッフコントロールビットＣを選択するセレク
タ回路７１６と、 ４人力１出力セレクタ部７１０の出力（■。

■′）中からスタッフコントロールビットＣを抽出して
多数決判定によりスタッフコントロールビットＣを訂正
するデスタッフ判定回路７１７と、スタッフコントロー
ルビットＣの正常な位置を示すタイミングパルス■を発
生するタイミングジェネレータ７１８とを具備している
。

受信差動論理回路５で受信差動論理を施した受信信号を
入力パルス（Ｉ、Ｑ）として、既知信号訂正回路７へ入
力させる。

既知信号訂正回路７が既知信号としてフレームビットＦ
を用いた場合、入力パルス（１，Ｑ）は１ビット遅延回
路７１１．７１２及びセレクタ部７１０を経由すること
により、受信差分論理が施されて送信差動論理を解かれ
たパルス（■、■′）は、セレクタ回路７１３へ送出さ
れる。

尚、セレクタ回路７１３にはこのパルス（■。

■′）の他にＦビット発生回路７１４から正規のフレー
ムビットＦ（■、■′）が送出されている。

そして、セレクタ回路７１３は、タイミングジェネレー
タ７１５からのフレームビットＦの正規な位置を示すタ
イミングパルス■のタイミングで選択したパルス（■、
■′）を、１ビット遅延回路７１１，７１２で入力パル
ス（Ｉ、Ｑ）を１ビット遅延させたパルス（■、■′）
と共に次段の送信差動論理回路８へ送出する。

即ち、セレクタ回路７１３に入力するパルス（■、■′
）の中のフレームビットＦが誤っているとタイミングパ
ルス■のタイミングでこのフレームビットＦは選択され
ず、Ｆビット発生回路７１４から発生する正規のフレー
ムビットＦ（■。

■′）に訂正された形で選択され、送信差動論理回路８
へ送出されることになる。

尚、第４図に示すスタッフコントロールビットＣを既知
信号として用いた場合でも同様に、デスタッフ判定回路
７１−！の多数決判定により訂正されたスタッフコント
ロールピッ）Ｃ（■、■′）がセレクタ回路７１６にて
タイミングジェネレータ７１８から発生するタイミング
パルス■で選択され、次段の送信差動論理回路８へ送出
されることで、既知信号の訂正が行われる。

次に、第２図で示す実施例で受信差動論理回路５へ入力
するパルス（Ｉ、Ｑ）のうちフレームビットＦｆＪ＜誤
った時を例に取り、本実施例における受信側の処理状況
を第５図に基づき説明する。

第５図（Ａ）は受信差動論理回路５へ入力するパルス（
Ｉ、Ｑ）が受信差動論理を施す状況を示す。

このパルスのフレームフォーマットは第５図（Ａ）の最
上段に示すように、Ｉ　　（ＤＤＦ＋　ＤＤＦｓ　ＤＤ
Ｆｓ　）、Ｑ　（ＤＤＦｚ　ＤＤＦ４　ＤＤＦ＆）であ
り、“Ｄ”は主信号（主データ）、“Ｆ７”は送信信号
処理回路１で挿入したフレームピッ）Ｆ（挿入ビット）
である。

例えば、受信差動論理回路５へ入力するパルス（Ｉ、Ｑ
）がＩ（０１１・０００１１０）、Ｑ（１０１０１１・
　１１０）とし、“１・　”部分（フレームビットＦ部
分）が誤っているとする。

これを１ビット前の入力パルス（Ｉ、Ｑ）であるＩ　（
１１０００１１０）、Ｑ　（０１０１１１１０）とで差
分論理を施した時の出力パルス（１゜Ｑ）がＩ（１０・
１・１０１０１）、Ｑ　（１１１００・　０・　０１）
となる。

これを入力パルス（Ｉ、Ｑ）とする既知信号訂正回路７
は第５図（Ｂ）に示す（（ｂ）の部分）ようにフレーム
ビットＦを訂正し、その訂正後のパルス（■＝Ｉ、■′
＝Ｑ）が１　（１００１０１０１）、Ｑ（１１１００１
０１）となり、送信差動論理回路８へ出力する。

そして、この訂正パルスと受信差動論理を施した時の１
ビット前の入力パルスを用いて送信差動論理を施す。こ
の時の出力パルス（１，Ｑ）が第５図（Ｃ）に示すよう
に（ａ）と（ｂ）の部分とによりＩ（０１００００１１
）、Ｑ　（１０１０１０１１）となり、これは誤りがな
い入力パルス（Ｉ、Ｑ）と同じになる。

次に、これを第５図（Ｄ）に示すように受信差動論理回
路９で受信差動論理を施した時の出力パルスはビット誤
りのない出力パルスとして選択される。

以上のように既知ビットを利用することにより受信差動
論理によるビット誤り波及を防止することが可能となる
。

〔発明の効果〕

以上のような本発明によれば、差動論理を用いるディジ
タル無線装置で高品質の信号の送受信が出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明に
おける既知ビット訂正手段の一実施例を説明する図、 第４図は本発明における既知ビット訂正手段の他の実施
例を説明する図、 第５図は本発明の実施例における受信差動論理を説明す
る図、 第６図は従来例を説明するブロック図、第７図は従来例
におけるビット誤りの波及状況を説明する図、 第８図は送信差動論理を説明する図、 第９図は受信差動論理を説明する図、 をそれぞれ示す。 図において、 １は送信信号処理回路、２．８は送信差動論理回路、３
は無線送信機、　　　４は無線受信機、５．９は受信差
動論理回路、 ６は受信信号処理回路、７は既知信号訂正回路、２１．
５１，７１０は４人力１出力セレクタ部、２２．２３，
５２，５３，７１１，７１２は１ビット遅延回路、５０
は第１の受信差動論理手段、 ７０は既知信号訂正手段、 ８０は送信差動論理手段、 ９０は第２の受信差動論理手段、 ７１３、７１６はセレクタ回路、 ７１４はＦビット発生回路、 ７１５．７１８はタイミングジェネレータ、７１７はデ
スタッフ判定回路、 をそれぞれ示す。 寥４　顆 木発Ｅｒ可ｎ菓澹芝イク・ｆ＋：ｈけぎｔ４龜挫璽方卵
里を葎ε■可１３」汀第５冒 ｉ２　　　ｆＯｆｏｌ　θ　！ｌ イく洋≦日月−クノ（、方６ヒイク’Ｊ＋：輯る１痙◆
ｈ−１１すした栗二旧耳′（゛ラド４寥５目 丈（て１上］ｒ；。 イ、遠来７列１てお１丁５ど：、トあ尋す０；皮ｌえ杖
ヱ１凱ｅ５耳す）回答７Ｚ （Ｃ）

Claims (1)

1. 【特許請求の範囲】 差動論理を用いて送信されて来るディジタル信号を受信
   するディジタル無線装置において、第１の受信差動論理
   手段（５０）で受信信号の位相と１ビット前の受信信号
   の位相との差分を求め、その受信信号中に挿入されてい
   る既知ビットの誤りを訂正する既知信号訂正手段（７０
   ）と、前記既知信号訂正手段（７０）にて既知ビットの
   誤りを訂正した該受信信号の位相を１ビット前の出力の
   位相状態を基準として和分論理を施す送信差動論理手段
   （８０）と、 前記送信差動論理手段（８０）から入力する信号の位相
   を１ビット前の入力信号の位相と差分論理を施す第２の
   受信差動論理手段（９０）とを設け、 前記第１の受信差動論理手段（５０）で差分論理を施し
   た受信信号中に含まれている予めそのパターンが分かっ
   ている既知の挿入ビットの誤りを前記既知信号訂正手段
   （７０）を介して訂正した後、前記送信差動論理手段（
   ８０）で再度和分論理を施すと共に、前記第２の受信差
   動論理手段（９０）で差分論理を施すことを特徴とする
   信号の誤り訂正方式。