JPH01297745A - パリティビット付与方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶回路における障害検出用のパリテイビット
付与方式に関する。

〔従来の技術〕

従来、パリテイビット付与方式はメモリ障害の検出方法
として最も一般的に使用されており、その方法はメモリ
の全アドレスに対してそれぞれパリティビットを１ビ゛
ツトずつ割当て、あるアドレスのデータ（符号１あるい
は符号Ｏの２値から成る複数のピッ１〜列）の符号１の
数が奇数個の場合あるいは偶数個の場合に応じてそのデ
ータに対するパリティビットを符号１あるいは符号Ｏと
して付与するものであった。

第４図は従来のパリテイビット付与方法を示す構成図で
ある。

第４図に示すように本構成図はカウンタ１０゜データメ
モリ２０．パリティメモリ３０．パリティ作成回路４０
、およびゲート回路５０より成る。

カウンタ１０は計数回路であり、クロックパルスを受け
て歩進動作する。データメモリ２０はデータを格納し、
パリティメモリ３ｏはパリティビットを格納する。パリ
ティ作成回路４０は本回路に入力するデータに対してパ
リティビットを作成す、る回路、グー１〜回路５０は入
カテ゛−夕を出力するか否かを制御する回路であり、出
力しない場合はグー１〜回路５０の出力はハイインピー
ダンス状態となる。ア１之しス線７０は１６ヒ・ンｌ〜
、データ線８０は８ヒツ１へより成る信号線である。デ
ータメモリ２０の記憶容量は６４．　Ｋツー１へ（８ヒ
ツト／ワー１〜）、パリデイメモリ３０の記憶容量は６
４■（ワー１〜（１ヒツト／ワード）である。

いま、データメモリ２０に対して連続的に書込りを行う
場合のパリティヒツトの作成方法とパリティメモリ３０
への書込み動作につき第５図を参照して説明する。初期
状態においてはカウンタ］０の出力は全て０（手順５８
１）であり、グー１〜回路５０はイネ−フル状Ｂ（ハイ
インピーダンスてない状態）である。外部回路（図示し
ていない）はデータメモリ２０に対する書込データをデ
ータ線８０に送り出しく手順５８２）　、その書込デー
タかそのまま子−タメモリ２０に入力され、書込み動作
（手順８８３）か行われるが、この書込動作中にパリテ
ィ作成回１１＠４０において、データ線８０の８ヒツ１
〜のデータに対するパリティピッ１へを作成（手順Ｓ８
４．）Ｌ、そのパリティピッ１−をゲート回路５０を介
してパリティメモリ３０に送り出す。その後、パリティ
メモリ３０において、このパリティビットの書込動作（
手順５８５）が行われる。次に外部回路はカウンタ］０
を歩進（手順５８６）する。ここでアドレスの全ての書
込動作が終了（手順５８７）するまて、順次ア１−レス
を］番地加え、データ線８０に次の書込データを送り出
ず手段Ｓ８２へ戻り、データメモリ２０に書込みを行う
。１番地の場合も０番地の場合と同様に、データ線８０
の８ヒッｌ−に対するパリティヒツトの作成及びパリテ
ィメモリ３０への書込みか並行して行われる。以下２番
地以後も全く同様の動作か最終番地（１６進てＦＦＦＦ
番地）までくり返される。

次にメモリの読出しとバリティヂエックの動作につき第
６図を参照して説明する。初期状態としてカウンタ１０
の出力は全ピッｌ−”Ｏ“′てあり（手順Ｓ　９　］、
　）　、ケグーへ回路５０はハイインピータンス状態で
ある。この状態て、まずデータメモリ２０を読出しく手
順５９２）　、次いてパリティメモリ３０の読出しく手
順８９３）を行う。この２つのメモリから読出されたデ
ータ（合わせて９ビツト）に対してはパリティ作成回ｉ
￥８４０でパリティ作成（手順５９４）が行われる。こ
の作成されたパリティビットか符号“０゛′か符号゛′
１“かによりメモリ障害の有無を判断する。次に外部回
路はカウンタ］０を歩進さぜ、ア１ヘレスを１番地加え
る。ここで、全アドレスての書込みが終了（手順５９６
）するまで手順Ｓ９２に戻り、上述の０番地の時と同し
動作を行い、メモリ障害の有無を判断する。すなわち、
２番地以後も全く同様の動作である。

〔発明が解決しようとする課題〕

」二連した従来のパリティヒツト付与方式では全ア１〜
レスにパリティヒツトが必要になり１．メモリ容量が増
大するばかりでなく、パリティビット用メモリとしてヒ
ラ１−幅が］ヒツトてがつアドレス空間か大きなものか
ない場合、パリティヒツト用メモリの数量か増大し、記
憶領域量が増加し、経済的にも不利になるという欠点を
有する。

本発明の目的は、上記欠点を解決したパリティピッ１へ
付与方式を提供することにある。

〔課題を解決するための手段〕

本発明のパリティピッｌ−（＝ｌ与方式は、連続的に書
込みおよび続出しする動作のうち少くとも読出し動作す
るとき、書込データとフリップフロップ回路の出力デー
タとの全ピッＩ〜に対するパリティビットを作成してフ
リップフロップ回路に保持し、所定のア１〜レス数に達
するまで前記パリティヒツトの作成・保持を繰返し、所
定のアドレスに達したとき前記フリップフロップ回路の
出力をパリティメモリに書込む。

〔実施例〕 次に、本発明について図面を参照して説明する。

第１図および第２図は本発明の一実施例を示すフローヂ
ャートおよび構成図である。まず第２図に示すように本
実施例はカウンタ１１．データメモリ２］−、パリティ
メモリ３１．パリティ作成四６一 路４１．ゲート回路５１．クリップフロンプ回路６１て
構成されている。カウンタ１］は計数回路でありクロッ
クパルスを受けて歩進動作する。データメモリ２１はデ
ータを格納し、パリティメモリ３１はパリティピッ１−
を格納する。パリティ作成回路４１は本回路に入力する
データに対するパリティピッ１〜を作成する回路、フリ
ップフロップ回路６１は入力データを保持する。ゲート
回路５１は入力データを出力するか否かを制御する回路
であり、出力しない場合はゲート回＃Ｉ５１の出力はハ
イインピータンス状態となる。ア１〜レス線７１は１６
ビツト１データ線８１は８ビツトから成る信号線である
。データメモリ２１の記憶容量は６４　Ｋツー１−（８
ヒツト／ワード）であり、このメモリのアドレス情報は
アドレス線７１を介してカウンタ１１より１６ヒツ１〜
のデータとして受けている。一方、パリティメモリ３１
の記憶容量はＩＫワード（１ビット／ワード）であり、
このメモリのアドレス情報はカウンタ１１の出力の１６
ビツトのデータのうち上位１０ビツトのデータ（Ａ６〜
１５）をアドレス線７１を介して受信している。

いま、データメモリ２１に対して連続的に書込みを行う
場合のパリティビットの作成方法とパリティメモリ３１
への書込動作につき第１図に第２図を併せ参照して説明
する。初期状態においてはカウンタ１］の出力は全て０
°′　（手順Ｓ　］、　）、フリップフロップ回路６１
の出力も０′”であり、クー１〜回路５１はイネーブル
状態（ハイインピーダンスでない状態〉である。外部回
路（図示していない）はデータメモリ２１に対する書込
データをデータ線８１にのせて送り出しく手順Ｓ２）、
その書込データかそのままデータメモリ２１に入力され
、書込み動作（手順Ｓ３）が行われる。この書込動作中
にパリティ作成回路４１において、データ線８１上のデ
ータとゲート回路５１の出力データ（初期状態ては”０
”）の合わせて９ビツトのデータに対するパリティビッ
トの作成（手順Ｓ４）を行い、その結果をフリップフロ
ップ回路６１に保持（手順Ｓ５）する。次にクロックパ
ルスはカウンタ１１を歩進（手順Ｓ６）させ、データメ
モリ２１に対するアドレスを１番地進ませ、カウンタ値
下位か６ビツ１へすべて零になる（手順Ｓ７）、ｌ：で
データ線８１に次の書込データを送り出す手順Ｓ２へ戻
り、データメモリ２１に書込みを行う。この書込動作に
おいても、パリティ作成回路４１において、データバス
８１上のデータとゲート回路５１の出力テ′−夕の合わ
せて９ビツトのデータに対するパリティビットの作成（
手順Ｓ４）を行い、その結果を新たに再びフリップフロ
ップ回路６１に保持（手順Ｓ５）する。これからの動作
を順次くり返し、データメモリ２１のアドレスが６３番
地（１６進表示で３Ｆ番地）の時のパリティビットの作
成が終了した時点で、フリップフロップ回路６１の出力
データをゲート回路５１を介してパリティメモリ３１に
送り出し、そのデータをパリティメモリ３１に書込む。

この時のパリティメモリ３１のアドレスは０番地である
。

つまり、この時点でデータメモリ２１の０番地から６３
番地の全データ５１２ピツｌ〜（６４Ｘ８ビット）に対
して１ビツトのパリティビットを作成しそのビットをパ
リティメモリ３１の１番地に書込んなことになる。なお
、フリップフロップ回路６１はパリティメモリ３１の書
込動作終了時に復旧する。データメモリ２１のアドレス
６４番地から１２７２７番地の６４アドレス分について
も、前述の０番地から６３番地までと同し動作をくり返
し、パリティメモリ３１の１番地にデータメモリ２１の
６４番地から１２７２７番地の５１２ビットのデータに
対するパリティピッ１へを書込む。

最終的にはデータメモリ２１のアドレスが１６進表示て
ＦＦＦＦ番地（最終番地）の時のメモリ書込みが終了し
た時にパリティメモリ３１のアドレスが１６進表示で３
ＦＦ番地（最終番地）の時のパリティメモリ３１への書
込みも同時に終了し、全ての書込動作が終了する。

次にメモリの読出しとパリティチエツクの動作につき第
３図に第２図を併せ参照して説明する。

初期状態としてカウンタ１１の出力は全ビット“０′”
　（手順５１１）てあり、グーｌへ回路５１はバー１０
＝ イインピータンス状態である。カウンタ］］の出力が全
ヒツト″０′″の状態てパリティメモリ３］の読出しく
手順Ｓ］２）を行い、次いてデータメモリ２１の読出し
く手順８１３）を行う。この時は両メモリ共にアｌ〜レ
スは“０パである。データメモリ２］とパリティメモリ
３］の読出しデータはパリティ作成回路４１に入力され
てパリティビットを作成（手順Ｓ　１４．　）　Ｌ、作
成されたパリティビットをフリップフロップ回路６１に
て保持（手順５１５）する。この後、ゲート回ｉｉ’８
５］はイネーブル状態にする。次にカウンタ１１を歩進
し、データメモリ２１の１番地追加（手順８１６）の番
地から読出しを行い、カウンタ値下位６ビツトがすべて
零になる（手順５１７）まで手順８１倉に戻りデータメ
モリ２１から読出されたデータとすてにフリップフロッ
プ６１に保持しであるパリティピッ１へとの合計９ビツ
トのデータに対するパリティビットをパリティ作成回路
４１にて新たに作成（手順Ｓ　］、　４　）　Ｌ再びフ
リップフロップ回路６］に保持く手順５１５）する。次
いて、カウンタ］１のカウンタ値を一つ歩進さぜ（手順
Ｓ］６）、データメモリ２１の２番地についても同様に
データメモリ２１の読出しとパリティヒツトの作成を行
い、６３番地まで前述の手順３１２〜Ｓ１６をくり返す
。６３番地のときにはカウンタ値の下位６ピツトがすべ
て符号゛０”″になる（手順５１７）のて手順は終り、
作成されたパリティピッ１へつまりフリップフロップ回
ｉ￥８６１の出力データかパリティチエツクの結果を示
し、データメモリ２］の０番地から６３番地までの読出
データが正常か否かが判定できる。たとえばパリティ作
成回路４］のパリティ作成側として、奇数パリティ則（
９ピツ１〜のデータの符号“′］′°の個数が偶数個／
奇数個てあれば１１０をパリティピッ１〜として作成）
とすれば、６３番地の時に作成されたパリティピッ１〜
、つまりフリップフロップ回路６１の出力データが符号
”　ｏ　”であれは正常であり、符号゛１″′であれは
異常であると判断てきるのである。

６４番地から１２７２７番地の全アドレスについても手
順Ｓ１２から手順Ｓ１８まてをくり返して、全く同して
あり、６４アドレス分のデータ５１２ピツＩ〜の読出し
データの正常性が１ヒツトのパリティビットによってチ
エツクできる。

さらに、パリティビットを全ア１〜レスに対して］ピッ
１〜のみ設置すればパリティピッ１へ用メモリか不要に
なり、パリティピッ１〜用メモリの代わりに一つのフリ
ップフロップ回路を設置するたけてメモリの正常性がチ
エツクできる。

〔発明の効果〕

以上説明したように本発明は、パリティビットを複数ア
ドレスに対して１ヒツトのみ割当てる構成をとることに
より、パリティピッ１へ用メモリを削減できる効果かあ
る。

【図面の簡単な説明】

第１図は本発明のパリティピッ１へイ」与力式の主要動
作手順の一実施例を示すフローチャー１〜、第２図は第
１図による一例を示す構成図、第３図は第２図における
第１図とは別の主要動作手順の一例を示すフローチャー
ト、第４図は従来技術の一実施例を示ず構成図、第５図
および第６図のそれぞれは第４図の主要動作手順の一例
を示すフローチャー１〜である。 １１・・カウンタ、２１・・データメモリ、３］・・パ
リティメモリ、４１・・・パリティ作成回路、５トケ一
１〜回路、６］・フリップフロップ回路、７１・・・ア
ｌくレス線、８１・・・データ線。 僧−／　Ｌｎ ／ＩＪ　　　Ｃ）　　　ｍｕ

Claims (1)

【特許請求の範囲】
1. 連続的に書込みおよび読出しする動作のうち少くとも読
   出し動作するとき、書込データとフリップフロップ回路
   の出力データとの全ビットに対するパリティビットを作
   成してフリップフロップ回路に保持し、所定のアドレス
   数に達するまで前記パリテイビットの作成・保持を繰返
   し、所定のアドレスに達したとき前記フリップフロップ
   回路の出力をパリテイメモリに書込むことを特徴とする
   パリテイビット付与方式。