JPS598200A - メモリビツトエラ−監視装置 - Google Patents
メモリビツトエラ−監視装置Info
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- JPS598200A JPS598200A JP57115945A JP11594582A JPS598200A JP S598200 A JPS598200 A JP S598200A JP 57115945 A JP57115945 A JP 57115945A JP 11594582 A JP11594582 A JP 11594582A JP S598200 A JPS598200 A JP S598200A
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- parity
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- General Physics & Mathematics (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
乙の発明はＴＤＭＡ通信装置における圧縮バッファ１伸
長バツフアのメモリ障害検知を行なうメモリビットエラ
ー監視装置に関するものである。
長バツフアのメモリ障害検知を行なうメモリビットエラ
ー監視装置に関するものである。
従来この種の装置としては第１図に示すようなものがあ
った。図において（１）は並列データバッファメモリ、
（２）はパリティビット専用メモリ、（３）は書込みデ
ータ専用パリティ生成器、（４）は読出しデータ専用パ
リティ生成器、（５）はパリティビット比較のための排
他的論理和ゲー） 、＋６１は書込み並列データ、（７
）は読出し並列データ、（８）は書込みデータ（６）に
対するパリティビット、（９）はデータ読出し時にデー
タ（７）と共に読出されるパリティビット、（ＩＩは書
込みアドレス、ａＤは読出しアドレス、ｄりは読出しデ
ータ（７）から生成されるパリティビット。
った。図において（１）は並列データバッファメモリ、
（２）はパリティビット専用メモリ、（３）は書込みデ
ータ専用パリティ生成器、（４）は読出しデータ専用パ
リティ生成器、（５）はパリティビット比較のための排
他的論理和ゲー） 、＋６１は書込み並列データ、（７
）は読出し並列データ、（８）は書込みデータ（６）に
対するパリティビット、（９）はデータ読出し時にデー
タ（７）と共に読出されるパリティビット、（ＩＩは書
込みアドレス、ａＤは読出しアドレス、ｄりは読出しデ
ータ（７）から生成されるパリティビット。
ＯＪはパリティビット（９）とｕ２の比較結果を示す信
号である。
号である。
次に動作について説明する。一定時間内バツファメモリ
（１）と（２）は書込みモードに指定され、書込みアド
レス（ＩＩで指定された番地に書込みデータ（６）が書
込まれる。それと同時に同じアドレス０αはパリテイビ
ット専用のメモリ（２）にも供給されており、並列デー
タ（６）からパリティ生成器（３）が生成するパリティ
ビット（８）がパリティビット専用メモリ′（２）の同
じ番地に格納される。そしてその一定時間が終了するま
で書込みデータが供給される毎に同様の動作が繰り返し
実行され、その一定時間が終了した時点では第２図に示
す如く、メモリ（１）と（２）にデータＤ、−Ｄｎとパ
リティビットＰｌ−Ｐｎが格納されていることになる。
（１）と（２）は書込みモードに指定され、書込みアド
レス（ＩＩで指定された番地に書込みデータ（６）が書
込まれる。それと同時に同じアドレス０αはパリテイビ
ット専用のメモリ（２）にも供給されており、並列デー
タ（６）からパリティ生成器（３）が生成するパリティ
ビット（８）がパリティビット専用メモリ′（２）の同
じ番地に格納される。そしてその一定時間が終了するま
で書込みデータが供給される毎に同様の動作が繰り返し
実行され、その一定時間が終了した時点では第２図に示
す如く、メモリ（１）と（２）にデータＤ、−Ｄｎとパ
リティビットＰｌ−Ｐｎが格納されていることになる。
次の一定時間はパンツアメモリ（１）と（２）は読出、
しモードに指定され、読出しアドレスａｌｌで指定され
た番地から読出し並列データ（７）が読出される。該読
出しアドレスａＤは同時にパリティ専用メモリ（２）に
も供給されており読出し並列データ（７）に対応したパ
リティビット（９）が読出される。一方読出しデータ（
７）は読出し専用パリティ生成器（４）にも供給され、
該パリティ生成器（４）からは読出し並列データ（７）
に対するパリティピッ） （１２１が生成される。上記
パリティビット専用バッファメモリ（２）から生成され
たパリティビット（９）と読出し並列データ（７）から
生成されたパリティピッ） １１’ｌＪは排他的論理和
ゲート（５）に入力され、その一致、不一致を示す信号
（］３が出力される。そして、排他的論理和ゲート（５
）が不一致信号ａ３を発生した時、データノくソファメ
モリ（１）のどこかでビットエラーが発生したことが検
知される。
しモードに指定され、読出しアドレスａｌｌで指定され
た番地から読出し並列データ（７）が読出される。該読
出しアドレスａＤは同時にパリティ専用メモリ（２）に
も供給されており読出し並列データ（７）に対応したパ
リティビット（９）が読出される。一方読出しデータ（
７）は読出し専用パリティ生成器（４）にも供給され、
該パリティ生成器（４）からは読出し並列データ（７）
に対するパリティピッ） （１２１が生成される。上記
パリティビット専用バッファメモリ（２）から生成され
たパリティビット（９）と読出し並列データ（７）から
生成されたパリティピッ） １１’ｌＪは排他的論理和
ゲート（５）に入力され、その一致、不一致を示す信号
（］３が出力される。そして、排他的論理和ゲート（５
）が不一致信号ａ３を発生した時、データノくソファメ
モリ（１）のどこかでビットエラーが発生したことが検
知される。
従来のメモリビットニジ−監視装置は以上のように構成
されているので、データバッファメモリの他に同じワー
ド数の１ビツトのパリティビット専用バッファメモリが
必要となる。これは一定時間内に行われる書込み回数が
多くなるにつれてデータバッファメモリのワード数も大
きくなり、それに伴ってそのビットエラーを検知するた
めのノくリテイビットメモリもその容量を比例的＋ｉ増
大さ −せねばならないためである。このためデータ
ノ（ソファメモリを除くメモリビットニジ−監視装置の
中に、それ自身ビットエラーを発生する可能性が大きい
ランタムアクセスメモリで構成された）くリテイピット
メモリが含まれることになり、これは信頼度を低下させ
る原因となっている〇この発明は上記のような従来のも
のの欠点を除去するためになされたもので、一定時間内
にデータバッファメモリに書込まれる並列データから１
ビツトのパリティビットを生成し、順次そのノ（リテイ
ビットを加算積算した結果を保持し、その結果と次の一
定時間内にデータバッファメモリから読み出される並列
データから１ビツトのパリティビットを生成して順次そ
のパリティビットを加算積算した結果とを比較すること
により、メモリビットエラーを検知し、データの書込み
回数の多少によって装置の大きさを変える必要がなく、
又信頼度を向上させるためにメモリを含まずに論理回路
だけで構成できるメモリビットエラー監視装置を提供す
ることを目的としている。
されているので、データバッファメモリの他に同じワー
ド数の１ビツトのパリティビット専用バッファメモリが
必要となる。これは一定時間内に行われる書込み回数が
多くなるにつれてデータバッファメモリのワード数も大
きくなり、それに伴ってそのビットエラーを検知するた
めのノくリテイビットメモリもその容量を比例的＋ｉ増
大さ −せねばならないためである。このためデータ
ノ（ソファメモリを除くメモリビットニジ−監視装置の
中に、それ自身ビットエラーを発生する可能性が大きい
ランタムアクセスメモリで構成された）くリテイピット
メモリが含まれることになり、これは信頼度を低下させ
る原因となっている〇この発明は上記のような従来のも
のの欠点を除去するためになされたもので、一定時間内
にデータバッファメモリに書込まれる並列データから１
ビツトのパリティビットを生成し、順次そのノ（リテイ
ビットを加算積算した結果を保持し、その結果と次の一
定時間内にデータバッファメモリから読み出される並列
データから１ビツトのパリティビットを生成して順次そ
のパリティビットを加算積算した結果とを比較すること
により、メモリビットエラーを検知し、データの書込み
回数の多少によって装置の大きさを変える必要がなく、
又信頼度を向上させるためにメモリを含まずに論理回路
だけで構成できるメモリビットエラー監視装置を提供す
ることを目的としている。
以下この発明の一実施例を図について説明するｂ第３図
＋ｃ オイテｆｉｌ、 （３１，１４１，ｆ６］、 ｆ
７１． （１０１，（ｉｌｌ ハ第１図と同じものであ
る。（８）は書込みデータ（６）に対するパリティビッ
ト信号、ａｚは読出しデータ（７）に対するパリティビ
ット信号、０６）は書込みデータパリティ（８）を順次
積算する書込みデータパリティ積算回路、ａηは読出し
データパリティｆ１３を順次積算する読゛出しデータパ
リティ積算回路、圓ノは排他的論理和°ゲート、 （Ｉ
ｓ）（２３）は１ビツトラッチ回路、０８１は書込みデ
ータパリティの積算結果信号、（１ｇｌは読出しデータ
パリティの積算結果信号、■は比較制御信号（２１＋に
よって制御される積算パリティ比較回路としての排他的
論理和グー） 、 ０３１は両パリティの積算結果信号
０８とａＩの一致、不一致を示す信号を示している。
＋ｃ オイテｆｉｌ、 （３１，１４１，ｆ６］、 ｆ
７１． （１０１，（ｉｌｌ ハ第１図と同じものであ
る。（８）は書込みデータ（６）に対するパリティビッ
ト信号、ａｚは読出しデータ（７）に対するパリティビ
ット信号、０６）は書込みデータパリティ（８）を順次
積算する書込みデータパリティ積算回路、ａηは読出し
データパリティｆ１３を順次積算する読゛出しデータパ
リティ積算回路、圓ノは排他的論理和°ゲート、 （Ｉ
ｓ）（２３）は１ビツトラッチ回路、０８１は書込みデ
ータパリティの積算結果信号、（１ｇｌは読出しデータ
パリティの積算結果信号、■は比較制御信号（２１＋に
よって制御される積算パリティ比較回路としての排他的
論理和グー） 、 ０３１は両パリティの積算結果信号
０８とａＩの一致、不一致を示す信号を示している。
次に本発明の動作について説明する。データバッファメ
モリ（１）は一定時間の間、書込みモードに指定され、
畳込みアドレスａ〔で指定された番地に書込みデータ（
６）が書込まれる。該書込み並列データ（６）は同時に
パリティ生成器（３）にも入力され、パリティ生成器（
３）はパリティビット（８）を生成する。
モリ（１）は一定時間の間、書込みモードに指定され、
畳込みアドレスａ〔で指定された番地に書込みデータ（
６）が書込まれる。該書込み並列データ（６）は同時に
パリティ生成器（３）にも入力され、パリティ生成器（
３）はパリティビット（８）を生成する。
以後書込みモードの間中、順次バックアメモリ（１）に
入力される書込みデータ（６）についても同様にパリテ
ィビット（８）を生成し、パリティ生成器（３）から出
力されるパリティビット（８）はパリティビット積算器
α６）に順次入力される。パリティビット積算器（１６
１は排他的論理和ゲート（１４１と１ビツトラッチ回路
０５１で構成されており、読出しモードから書込みモー
ドになった直後、１ビツトラッチ回路（１５）は初期状
態にセットされ、以後、バックアメモリ（１）に書込み
データ（６）が入力されるたびに、そのデータのパリテ
ィビット（８）と１ビツトラッチ回路ａ９の出力が排他
的論理和ゲー） （１４１で加算されて１ビツトラッチ
回路０９に結果を保持するという動作が繰り返される。
入力される書込みデータ（６）についても同様にパリテ
ィビット（８）を生成し、パリティ生成器（３）から出
力されるパリティビット（８）はパリティビット積算器
α６）に順次入力される。パリティビット積算器（１６
１は排他的論理和ゲート（１４１と１ビツトラッチ回路
０５１で構成されており、読出しモードから書込みモー
ドになった直後、１ビツトラッチ回路（１５）は初期状
態にセットされ、以後、バックアメモリ（１）に書込み
データ（６）が入力されるたびに、そのデータのパリテ
ィビット（８）と１ビツトラッチ回路ａ９の出力が排他
的論理和ゲー） （１４１で加算されて１ビツトラッチ
回路０９に結果を保持するという動作が繰り返される。
そして書込みモードの一定時間が終了し、データバッフ
ァメモリ（１）が曹込みモードから読出しモードへ移行
すると、１ビツトラッチ回路ａ９の出力データである積
算結果信号（１８１は読出しモードの間中ずつと保持さ
れる。
ァメモリ（１）が曹込みモードから読出しモードへ移行
すると、１ビツトラッチ回路ａ９の出力データである積
算結果信号（１８１は読出しモードの間中ずつと保持さ
れる。
一方読出しモードにおいてはデータバッファメモリ（１
）には読出しアドレス（１１１が供給され、そのアドレ
スに対応した読出しデータ（７）が順次出力される。読
出しデータ（７）はパリティ生成器（４）にも供給され
該パリティ生成器（４）はパリティビットｕ２を生成し
、パリティビット積算回路αηに入力する。パリティビ
ット積算回路αηは排他的論理和ゲート＠と１ビツトラ
ッチ回路□□□とで構成されており、バッファメモリ（
１）が書込みモードから読出しモードになった直後１ビ
ツトラッチ回路のは初期状態にセットされ、その初期状
態はラッチ回路（＋５１の初期状態と同じである。以後
バッファメモリ（１）から読出しデータ（７）が出力さ
れる毎に、そのデータのパリティビットａ２と１ビツト
ラッチ回路（ハ）の出力αωが排他的論理和ゲート圏で
加算され１ビツトラッチ回路（ハ）に結果を保持すると
いう動作が繰り返される。そして読出しモードの一定時
間が終了し、データバックアメモリ（１）からの読出し
データ（７）が全て終了した時点で比較制御信号（２１
）をイネーブルとして、書込みデータパリティの積算結
果（１８１と、読出しデータパリティの積算結果α印と
を排他的論理和ゲート■で比較し、その［一致Ｊ、［不
一致Ｊを信号線（１３１に出力する。この信号ｆ１３）
が「一致」であれはバッファメモリ（１）にビットエラ
ーは発生していないと判断でき、又「不一致」であれば
ビットエラーが発生したと判断できる。
）には読出しアドレス（１１１が供給され、そのアドレ
スに対応した読出しデータ（７）が順次出力される。読
出しデータ（７）はパリティ生成器（４）にも供給され
該パリティ生成器（４）はパリティビットｕ２を生成し
、パリティビット積算回路αηに入力する。パリティビ
ット積算回路αηは排他的論理和ゲート＠と１ビツトラ
ッチ回路□□□とで構成されており、バッファメモリ（
１）が書込みモードから読出しモードになった直後１ビ
ツトラッチ回路のは初期状態にセットされ、その初期状
態はラッチ回路（＋５１の初期状態と同じである。以後
バッファメモリ（１）から読出しデータ（７）が出力さ
れる毎に、そのデータのパリティビットａ２と１ビツト
ラッチ回路（ハ）の出力αωが排他的論理和ゲート圏で
加算され１ビツトラッチ回路（ハ）に結果を保持すると
いう動作が繰り返される。そして読出しモードの一定時
間が終了し、データバックアメモリ（１）からの読出し
データ（７）が全て終了した時点で比較制御信号（２１
）をイネーブルとして、書込みデータパリティの積算結
果（１８１と、読出しデータパリティの積算結果α印と
を排他的論理和ゲート■で比較し、その［一致Ｊ、［不
一致Ｊを信号線（１３１に出力する。この信号ｆ１３）
が「一致」であれはバッファメモリ（１）にビットエラ
ーは発生していないと判断でき、又「不一致」であれば
ビットエラーが発生したと判断できる。
以上のように、この発明によれは、一定時間内にデータ
バッファメモリに書込まれる並列データから１ビツトの
パリティビットを生成し、順次そのパリティビットを加
算積算した結果を保持し、その結果と次の一定時間内に
データバッファメモリから読出される並列データから１
ビツトのパリティビットを生成して順次そのパリティビ
ットを加算積算した結果とを比較するようにしたので、
データバックアメモリのワード数が増大してもメモリビ
ットエラー監視回路は全く同じ構造で実現できるため、
装置が安価にできる。又ｇｉ図のように監視回路にそれ
自身メモリビットエラーを発生しつるランダムアクセス
メモリを含まないので。
バッファメモリに書込まれる並列データから１ビツトの
パリティビットを生成し、順次そのパリティビットを加
算積算した結果を保持し、その結果と次の一定時間内に
データバッファメモリから読出される並列データから１
ビツトのパリティビットを生成して順次そのパリティビ
ットを加算積算した結果とを比較するようにしたので、
データバックアメモリのワード数が増大してもメモリビ
ットエラー監視回路は全く同じ構造で実現できるため、
装置が安価にできる。又ｇｉ図のように監視回路にそれ
自身メモリビットエラーを発生しつるランダムアクセス
メモリを含まないので。
信頼度が高い装置を提供できる効果がある。
第１図は従来のメモリどットエラー監視装置の一例を示
す回路図、第２図は８１図のデータバッファメモリのメ
モリ内容を示す図、第３図は本発明の一実施例によるメ
モリビットエラー監視装置の回路図である。 ｆｉ＋・・・データバッファメモリ、（３）・・・書込
みデータ専用パリティ生成器、（４）・・・読出しデー
タ専用パリティ生成器、（６）・・・書込み並列データ
、（７）・・・読み出し並列データ％（８）・・・誉込
みデータパリティビット、ｔｌの・・・読出しデータパ
リティビット、圓・・・排他的論理和ゲート％（１５１
・・・１ビツトラッチ回路、０６）・・・書込みデータ
パリティ積算回路％０η・・・読出しデータパリティ積
算回路、（１秒・・・書込みデータパリティ積算結果、
（ＩＩ・・・読出しデータパリティ積算結果、（２０
）・・・排他的論理和ゲート（積算パリティデータ比較
回路）・＠°°°排他的論理和ゲート、■・・・１ビツ
トラッチ回路。 なお図中、同一符号は同−又は相当部分を示す。 代理人 葛 野 信 −
す回路図、第２図は８１図のデータバッファメモリのメ
モリ内容を示す図、第３図は本発明の一実施例によるメ
モリビットエラー監視装置の回路図である。 ｆｉ＋・・・データバッファメモリ、（３）・・・書込
みデータ専用パリティ生成器、（４）・・・読出しデー
タ専用パリティ生成器、（６）・・・書込み並列データ
、（７）・・・読み出し並列データ％（８）・・・誉込
みデータパリティビット、ｔｌの・・・読出しデータパ
リティビット、圓・・・排他的論理和ゲート％（１５１
・・・１ビツトラッチ回路、０６）・・・書込みデータ
パリティ積算回路％０η・・・読出しデータパリティ積
算回路、（１秒・・・書込みデータパリティ積算結果、
（ＩＩ・・・読出しデータパリティ積算結果、（２０
）・・・排他的論理和ゲート（積算パリティデータ比較
回路）・＠°°°排他的論理和ゲート、■・・・１ビツ
トラッチ回路。 なお図中、同一符号は同−又は相当部分を示す。 代理人 葛 野 信 −
Claims (1)
- （１）誉込み期間、読出し期間が一定時間毎に交替する
データバッファメモリと、上記書込み期間中に上記デー
タバッファメモリに誉込み並列データが書込まれる毎に
書込みパリティビットを生成する畳込みデータ専用パリ
ティ生成器と、上記書込みパリティビットを積算し該書
込みデータパリティ積算結果を保持する書込みデータパ
リティ積算回路と、上記読出し期間中に上記データバッ
ファメモリから胱出し並列データが読出される毎に読出
しパリティビットを生成する読出しデータ専用パリティ
生成器と、上記読出しパリティビットを積算し読出しパ
リティ積算結果を得る読出しデータパリティ積算回路と
、上記両パリティ積算結
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115945A JPS598200A (ja) | 1982-07-02 | 1982-07-02 | メモリビツトエラ−監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115945A JPS598200A (ja) | 1982-07-02 | 1982-07-02 | メモリビツトエラ−監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598200A true JPS598200A (ja) | 1984-01-17 |
Family
ID=14675054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115945A Pending JPS598200A (ja) | 1982-07-02 | 1982-07-02 | メモリビツトエラ−監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598200A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160741A (ja) * | 1984-02-01 | 1985-08-22 | Nec Corp | デ−タ転送監視回路 |
| JPS6177438A (ja) * | 1984-09-22 | 1986-04-21 | Nec Corp | バツフア回路の動作監視方式 |
| JPH01263855A (ja) * | 1988-04-15 | 1989-10-20 | Nec Corp | パリティビット付与方式 |
| JPH01297745A (ja) * | 1988-05-25 | 1989-11-30 | Nec Corp | パリティビット付与方式 |
-
1982
- 1982-07-02 JP JP57115945A patent/JPS598200A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160741A (ja) * | 1984-02-01 | 1985-08-22 | Nec Corp | デ−タ転送監視回路 |
| JPS6177438A (ja) * | 1984-09-22 | 1986-04-21 | Nec Corp | バツフア回路の動作監視方式 |
| JPH01263855A (ja) * | 1988-04-15 | 1989-10-20 | Nec Corp | パリティビット付与方式 |
| JPH01297745A (ja) * | 1988-05-25 | 1989-11-30 | Nec Corp | パリティビット付与方式 |
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