JPH01297912A - 多重ステージディジタルフィルタ装置 - Google Patents
多重ステージディジタルフィルタ装置Info
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- JPH01297912A JPH01297912A JP6405089A JP6405089A JPH01297912A JP H01297912 A JPH01297912 A JP H01297912A JP 6405089 A JP6405089 A JP 6405089A JP 6405089 A JP6405089 A JP 6405089A JP H01297912 A JPH01297912 A JP H01297912A
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- Japan
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- digital filter
- coefficients
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は多重ステージを備えるディジタルフィルタ装置
に係り、特に電話または音声帯域で使用されるディジタ
ルフィルタに関する。
に係り、特に電話または音声帯域で使用されるディジタ
ルフィルタに関する。
［従来技術及び発明が解決しようとする課題］電話や音
声認識、音声合成などに使用されるディジタルフィルタ
の設計はこれまで十分検討整理されている。フィルタ構
造を「最適化」すると共に適切なスペクトルに応答特性
を維持する手順が既に確立されている。この「最適化」
とは一般に乗算や加算などのある種の動作のある最小数
を持つ構造を意味している。従って、ある特定用途にデ
ィジタルフィルタを用いる場合のいわゆる「ビットシリ
アル」法では、理論的に必要な乗算操作における係数ビ
ットの多くはゼロとなり、特定ステージでの対応する乗
算器やゲートは排除することができる。所望のフィルタ
特性の実現に必要な精度は使用ステージの個数を決定す
ると共に各ステージにおけるある乗算器やゲートを排除
する際の判定に影響を与える。しかしながら、この方法
には柔軟性に欠けるという問題点がある。フィルタ特性
の形状を変えたり、あるいはその精度を増すことが望ま
れるときは、フィルタステージの各々の完全な再設計や
、新しい乗算器やゲート並びに新しい係数値の使用など
が必要である。
声認識、音声合成などに使用されるディジタルフィルタ
の設計はこれまで十分検討整理されている。フィルタ構
造を「最適化」すると共に適切なスペクトルに応答特性
を維持する手順が既に確立されている。この「最適化」
とは一般に乗算や加算などのある種の動作のある最小数
を持つ構造を意味している。従って、ある特定用途にデ
ィジタルフィルタを用いる場合のいわゆる「ビットシリ
アル」法では、理論的に必要な乗算操作における係数ビ
ットの多くはゼロとなり、特定ステージでの対応する乗
算器やゲートは排除することができる。所望のフィルタ
特性の実現に必要な精度は使用ステージの個数を決定す
ると共に各ステージにおけるある乗算器やゲートを排除
する際の判定に影響を与える。しかしながら、この方法
には柔軟性に欠けるという問題点がある。フィルタ特性
の形状を変えたり、あるいはその精度を増すことが望ま
れるときは、フィルタステージの各々の完全な再設計や
、新しい乗算器やゲート並びに新しい係数値の使用など
が必要である。
他の方法としては、柔軟性が必要な各々のディジタルフ
ィルタに対して一般目的のディジタル信号プロセッサを
使用する方法がある。しかしながらこの方法には２つの
欠点がある。第１は、このようなディジタル信号プロセ
ッサは通常のディジタルフィルタよりはるかに高価であ
り、第２は、所望の柔軟性を実現するソフトウェアの開
発が必要である。更に、よく知られているようにソフト
ウェアの設計はハードウェアの設計より科学性がはるか
に欠けるという問題点がある。このような欠点はディジ
タルフィルタとしての一般目的プロセッサの使用コスト
を更に高くするという問題点がある。
ィルタに対して一般目的のディジタル信号プロセッサを
使用する方法がある。しかしながらこの方法には２つの
欠点がある。第１は、このようなディジタル信号プロセ
ッサは通常のディジタルフィルタよりはるかに高価であ
り、第２は、所望の柔軟性を実現するソフトウェアの開
発が必要である。更に、よく知られているようにソフト
ウェアの設計はハードウェアの設計より科学性がはるか
に欠けるという問題点がある。このような欠点はディジ
タルフィルタとしての一般目的プロセッサの使用コスト
を更に高くするという問題点がある。
本発明の目的はかかる従来の方法の欠点を解消するため
になされたものである。
になされたものである。
［課題を解決するための手段］
本発明によるディジタルフィルタは、プログラム化論理
ユニットを各々のフィルタステージの計算に逐次、反復
循回的に使用するように適用することにより、ソフトウ
ェアを新たに開発することなく、ハードウェアコストを
大幅に上げることなく、更に当該装置の実施や必要な集
積回路面積を実際に低減させて、スペクトル形状と精度
の柔軟性を得られるように設計、実施が可能である。こ
のような集積回路面積の節約は、引続くフィルタステー
ジに対して演算論理ユニットを再使用することにより与
えられ、演算論理ユニットを制御するプログラム式論理
ユニットの簡単な構造により与えられる。
ユニットを各々のフィルタステージの計算に逐次、反復
循回的に使用するように適用することにより、ソフトウ
ェアを新たに開発することなく、ハードウェアコストを
大幅に上げることなく、更に当該装置の実施や必要な集
積回路面積を実際に低減させて、スペクトル形状と精度
の柔軟性を得られるように設計、実施が可能である。こ
のような集積回路面積の節約は、引続くフィルタステー
ジに対して演算論理ユニットを再使用することにより与
えられ、演算論理ユニットを制御するプログラム式論理
ユニットの簡単な構造により与えられる。
本発明の１つの特徴によれば、新しいスペクトル形状へ
のフィルタの適合は演算論理ユニットにより使用される
格納された係数値を変えることによりなされ、またフィ
ルタ精度はその設計に同一ビット単位を用いることによ
り増加される。演算論理ユニットが１００％利用されな
いときは、ＲＯＭ（係数）及びＲＡＭ （状態変数）の
列を付加し、これらの列にアドレスを付加することによ
りディジタルフィルタの新しいセクションを付加するこ
とができる。演算論理ユニットが１００％利用されたと
きは、同じ設計の他の演算論理ユニットを付加し、拡張
する必要がある。このような場合もプログラマブル論理
ユニットを付加する必要はない。
のフィルタの適合は演算論理ユニットにより使用される
格納された係数値を変えることによりなされ、またフィ
ルタ精度はその設計に同一ビット単位を用いることによ
り増加される。演算論理ユニットが１００％利用されな
いときは、ＲＯＭ（係数）及びＲＡＭ （状態変数）の
列を付加し、これらの列にアドレスを付加することによ
りディジタルフィルタの新しいセクションを付加するこ
とができる。演算論理ユニットが１００％利用されたと
きは、同じ設計の他の演算論理ユニットを付加し、拡張
する必要がある。このような場合もプログラマブル論理
ユニットを付加する必要はない。
プログラマブル論理ユニットからの信号は１台以上の演
算論理ユニットを制御することができる。
算論理ユニットを制御することができる。
更に詳細には、本発明の第２の特徴によれば、演算論理
ユニットとプログラム式論理ユニットは相互に接続され
、これによりプログラム式論理ユニットのマスタカウン
タは、Ｎを、最下位ビットが１１最上位ビットがｋでＮ
−に＋ｉを満たす整数として与え、最下位ビットｉは演
算論理ユニットへの命令語の送出を制御し、かつ、ｋは
演算論理ユニットへの異なる組のフィルタ係数の送出を
制御するものである。
ユニットとプログラム式論理ユニットは相互に接続され
、これによりプログラム式論理ユニットのマスタカウン
タは、Ｎを、最下位ビットが１１最上位ビットがｋでＮ
−に＋ｉを満たす整数として与え、最下位ビットｉは演
算論理ユニットへの命令語の送出を制御し、かつ、ｋは
演算論理ユニットへの異なる組のフィルタ係数の送出を
制御するものである。
本発明は、電話または音声処理などに供する多重ステー
ジディジタルフィルタの実施に必要な半導体集積回路面
積のかなりの比率（１５％〜３０％）の節約を可能にす
るものである。
ジディジタルフィルタの実施に必要な半導体集積回路面
積のかなりの比率（１５％〜３０％）の節約を可能にす
るものである。
本発明の更に他の特徴によれば、この発明のフィルタは
電話回路網の２線から４線式中継回路に使用可能である
。第４図に示したフィルタ９１．９２．９６はＣＣＩＴ
Ｔ標準に準拠した機能を有しており、フィルタ９２．９
Ｂは送信路（ΣΔ変調器からＰＣＭ０ＵＴまで）用であ
り、フィルタ９１は受信器（ＰＣＭＩＮから平滑フィル
タまで）用である。これらのフィルタはＩＩＲディジタ
ルフィルタである。
電話回路網の２線から４線式中継回路に使用可能である
。第４図に示したフィルタ９１．９２．９６はＣＣＩＴ
Ｔ標準に準拠した機能を有しており、フィルタ９２．９
Ｂは送信路（ΣΔ変調器からＰＣＭ０ＵＴまで）用であ
り、フィルタ９１は受信器（ＰＣＭＩＮから平滑フィル
タまで）用である。これらのフィルタはＩＩＲディジタ
ルフィルタである。
フィルタ９３は適合係数付きＦＩＲディジタルフィルタ
であり、従ってこれはフィルタの動的バランスをとるこ
とはできない。これらの係数は２線式回線（９４）の構
造を考慮して計算され、固定値である。
であり、従ってこれはフィルタの動的バランスをとるこ
とはできない。これらの係数は２線式回線（９４）の構
造を考慮して計算され、固定値である。
［実施例コ
第１図に示した従来のブロック図は、「ディジタル・フ
ィルタ・（Ｄｉｇｉｔａｌ Ｆｌｌｔｅｒｓ）、アンド
レアス・アントニラによる解析と設計（Ａｎａｌｙｓｉ
ｓ ａｎｄ Ｄｅｓｉｇｎ ｂｙ Ａｎｄｒｅａｓ Ａ
ｎｔｏｎｌｏｕ）Ｊ Ｔグローヒル（ＭｃＧｒａｗ−Ｈ
ｌｌｌ）、１９７９．４２３〜４３３頁に示された２次
再帰的ディジタルフィルタのいわゆるジャクソン（Ｊａ
ｃｋｓｏｎ）、カイザー舎マクドナルド（Ｋａｊｓｅｒ
ＭｃＤｏｎａｌｄ）によるものである。
ィルタ・（Ｄｉｇｉｔａｌ Ｆｌｌｔｅｒｓ）、アンド
レアス・アントニラによる解析と設計（Ａｎａｌｙｓｉ
ｓ ａｎｄ Ｄｅｓｉｇｎ ｂｙ Ａｎｄｒｅａｓ Ａ
ｎｔｏｎｌｏｕ）Ｊ Ｔグローヒル（ＭｃＧｒａｗ−Ｈ
ｌｌｌ）、１９７９．４２３〜４３３頁に示された２次
再帰的ディジタルフィルタのいわゆるジャクソン（Ｊａ
ｃｋｓｏｎ）、カイザー舎マクドナルド（Ｋａｊｓｅｒ
ＭｃＤｏｎａｌｄ）によるものである。
第１図の単一ステージフィルタは再帰的（あるいは無限
インパルス応答）と呼ばれ、それは、このフィルタがそ
れぞれの帰還乗算回路２０．２１に非ゼロ帰還係数ｂ１
、ｂ２を用い、ま゛たそれぞれの乗算回路１７．１８に
フィードフォワード係数ａ１、ａ２を用いることによる
。回路１４．１５は、第１に乗算器１７．２０に状態変
数Ｙの従来値を印加し、第２に乗算器１８．２１に同じ
値を印加する一時メモリを有している。
インパルス応答）と呼ばれ、それは、このフィルタがそ
れぞれの帰還乗算回路２０．２１に非ゼロ帰還係数ｂ１
、ｂ２を用い、ま゛たそれぞれの乗算回路１７．１８に
フィードフォワード係数ａ１、ａ２を用いることによる
。回路１４．１５は、第１に乗算器１７．２０に状態変
数Ｙの従来値を印加し、第２に乗算器１８．２１に同じ
値を印加する一時メモリを有している。
第１図のフィルタは２次フィルタと呼ばれることが多い
。それは、このフィルタが、２次フィルタとして、２次
の伝達関数； を実施することによる。但し、Ｘ （ｚ）は濾波される
べき時間の入力関数Ｘ （ｔ）の２変換である。
。それは、このフィルタが、２次フィルタとして、２次
の伝達関数； を実施することによる。但し、Ｘ （ｚ）は濾波される
べき時間の入力関数Ｘ （ｔ）の２変換である。
第１図から明らかなように、出力信号Ｙｏは、状態変数
の新しい値Ｙ＠Ｙ−ａ Ｘ−ｂ２Ｙ２−ｂｙ とし
て、Ｙ 寓Ｙ＋ａＩＹ１＋ａ２Ｙ２から決定される。
の新しい値Ｙ＠Ｙ−ａ Ｘ−ｂ２Ｙ２−ｂｙ とし
て、Ｙ 寓Ｙ＋ａＩＹ１＋ａ２Ｙ２から決定される。
計算サイクルが終了する毎にメモリ空間は更新される。
即ち、値Ｙ１はレジスター５に転送されてＹ２の新しい
値になり、一方新たに計算された値Ｙはレジスター４に
転送されてＹｌの値になる。このフィルタの周波数特性
は係数ａ１、ａ２、ｂｌ及びｂ２により決定される。
値になり、一方新たに計算された値Ｙはレジスター４に
転送されてＹｌの値になる。このフィルタの周波数特性
は係数ａ１、ａ２、ｂｌ及びｂ２により決定される。
多くのディジタルフィルタは縦属接続の同様次数のステ
ージ１１からなり、そこではＹｏは次のステージへの入
力として用いられ、通常は異なる係数ａ ′、ａ２′、
ｂ ′及びｂ ２ ’を有してい１す る。
ージ１１からなり、そこではＹｏは次のステージへの入
力として用いられ、通常は異なる係数ａ ′、ａ２′、
ｂ ′及びｂ ２ ’を有してい１す る。
各ステージの次数は変更可能である。例えば、ａ −
ｂ −０とすることにより、フィルタを１次にするこ
とができる。あるいは、１４及び１５のシーケンスに、
また新しい係数ａ 及びｂ３を用いる１８及び２１など
の対応する乗算器に他のレジスタの値を付加することに
より、３次フィルタを構成できる。
ｂ −０とすることにより、フィルタを１次にするこ
とができる。あるいは、１４及び１５のシーケンスに、
また新しい係数ａ 及びｂ３を用いる１８及び２１など
の対応する乗算器に他のレジスタの値を付加することに
より、３次フィルタを構成できる。
同様にして、係数ｒｂＪの全てをゼロに等しくなるとす
ることにより第１図の再帰的フィルタをトランスバーサ
ルフィルタに変換することができる。
ることにより第１図の再帰的フィルタをトランスバーサ
ルフィルタに変換することができる。
第１図から明らかなように、第１図のものと同様の一連
のステージを連結して多重ステージディジタルフィルタ
を形成するときは、各々のステージにはそれ自体の専用
のハードウェアの組、例えば係数格納装置、乗算器及び
加算器が要求される。
のステージを連結して多重ステージディジタルフィルタ
を形成するときは、各々のステージにはそれ自体の専用
のハードウェアの組、例えば係数格納装置、乗算器及び
加算器が要求される。
第２図に示したように、本発明によればソフトウェアを
使用することなしに引続くステージでかかる装置の同様
の組の再使用が可能になされる。
使用することなしに引続くステージでかかる装置の同様
の組の再使用が可能になされる。
第２図のディジタルフィルタは３つの主要ブロック、即
ち演算論理ユニット３Ｌ特にプログラム式論理装置４４
を含む制御ブロック４１及びデータ格納装置５１からな
り、更にこれらを接続する補助装置からなる。
ち演算論理ユニット３Ｌ特にプログラム式論理装置４４
を含む制御ブロック４１及びデータ格納装置５１からな
り、更にこれらを接続する補助装置からなる。
演算ユニットは次の演算、即ち加算／減算（ＡＤＤによ
り制御される）、右シフト（ＳＲ）、左シフト（ＳＬ）
、及びクリア（ＣＬＲ）を実施することができる。この
演算ユニットは更に、新しい状態変数Ｙを格納するため
にアキュムレータレジスタＡ と出力Ｙ。に対するＡＳ
の２つを備えている。レジスタへの読出し／書込み動作
（ＲＤＹＳＷＲＹ、ＲＤＳ、ＷＲ３）は制御ブロック指
令される。演算ユニットへの入力の１つは例えば、デー
タＲＡＭまたはアキュムレータＡ 、Ａ のＳ １つから与えられる。（１変形例では、データＲＡＭま
たはアキュムレータからの両人力に対して可能である。
り制御される）、右シフト（ＳＲ）、左シフト（ＳＬ）
、及びクリア（ＣＬＲ）を実施することができる。この
演算ユニットは更に、新しい状態変数Ｙを格納するため
にアキュムレータレジスタＡ と出力Ｙ。に対するＡＳ
の２つを備えている。レジスタへの読出し／書込み動作
（ＲＤＹＳＷＲＹ、ＲＤＳ、ＷＲ３）は制御ブロック指
令される。演算ユニットへの入力の１つは例えば、デー
タＲＡＭまたはアキュムレータＡ 、Ａ のＳ １つから与えられる。（１変形例では、データＲＡＭま
たはアキュムレータからの両人力に対して可能である。
）演算ユニットの出力からのデータは例えば入力に逆に
再循環される。フィルタ係数はＲＯＭに格納され、この
ＲＯＭの１列は２次の１１Ｒセクシヨンの５つの全ての
係数ａ５、ａ２、ａ １ 、ｂ ２ 、ｂ ｔを収容す
る。特定の係数の選択はマルチプレクサＭ Ｕ Ｘ ２
によりなされ、これは制御ブロックからの信号Ｍ ２
Ｃ２、Ｍ２Ｃ１、Ｍ２Ｃ０により制御される。乗算は、
例えば２の補数表示（ブース・アルゴリズム（Ｂｏｏｔ
ｈ ａｌｇｏｒｌｔｈｉ）に使用される数表示に従い若
干の乗算アルゴリズムの１つを用いて実施される。被乗
数はデータＲＡＭ （これが状態変数の場合）から、ま
たはアキュムレータＡ （入力に対する）から加算器の
入力の１つに負荷され、かつ、このアルゴリズムに従っ
てシフトされた部分積から加算（減算）される。この係
数はＲＯＭからシフトレジスタ（ＳＲ）に負荷され、ま
たシフトアウトされる。右からの最下位ビット位置（使
用されるアルゴリズムの種類に依存して、即ちｒａｄｉ
ｘ 本２アルゴリズムに対しては２、あるいはｒａｄｉ
ｘ 本４アルゴリズムに対しては３に従って）が使用さ
れ、制御指令、ＡＤＤＳＳＳＲＢＳＳＬＢＳＣＬＲＢを
生成する。
再循環される。フィルタ係数はＲＯＭに格納され、この
ＲＯＭの１列は２次の１１Ｒセクシヨンの５つの全ての
係数ａ５、ａ２、ａ １ 、ｂ ２ 、ｂ ｔを収容す
る。特定の係数の選択はマルチプレクサＭ Ｕ Ｘ ２
によりなされ、これは制御ブロックからの信号Ｍ ２
Ｃ２、Ｍ２Ｃ１、Ｍ２Ｃ０により制御される。乗算は、
例えば２の補数表示（ブース・アルゴリズム（Ｂｏｏｔ
ｈ ａｌｇｏｒｌｔｈｉ）に使用される数表示に従い若
干の乗算アルゴリズムの１つを用いて実施される。被乗
数はデータＲＡＭ （これが状態変数の場合）から、ま
たはアキュムレータＡ （入力に対する）から加算器の
入力の１つに負荷され、かつ、このアルゴリズムに従っ
てシフトされた部分積から加算（減算）される。この係
数はＲＯＭからシフトレジスタ（ＳＲ）に負荷され、ま
たシフトアウトされる。右からの最下位ビット位置（使
用されるアルゴリズムの種類に依存して、即ちｒａｄｉ
ｘ 本２アルゴリズムに対しては２、あるいはｒａｄｉ
ｘ 本４アルゴリズムに対しては３に従って）が使用さ
れ、制御指令、ＡＤＤＳＳＳＲＢＳＳＬＢＳＣＬＲＢを
生成する。
乗算期間中は、これらの制御指令はＭＢＣにより制御さ
れるマルチプレクサＭＵＸ３を通して演算ユニットに供
給される。これらの乗算期間の残りの部分では、演算ユ
ニットは、制御ブロック（ＡＤＤＣＳＣＬＲＣ，５ＲＣ
ＳＳＬＣ）から送出された信号により制御される。
れるマルチプレクサＭＵＸ３を通して演算ユニットに供
給される。これらの乗算期間の残りの部分では、演算ユ
ニットは、制御ブロック（ＡＤＤＣＳＣＬＲＣ，５ＲＣ
ＳＳＬＣ）から送出された信号により制御される。
データＲＡＭにおいては、メモリの列の各々は２次のＩ
ＩＲセクションの２状態変数Ｙ１、Ｙ２を格納している
。計算に必要な状態変数はＭＩＣにより制御されたマル
チプレクサＭＵＸＩにより選択される。
ＩＲセクションの２状態変数Ｙ１、Ｙ２を格納している
。計算に必要な状態変数はＭＩＣにより制御されたマル
チプレクサＭＵＸＩにより選択される。
制御ブロックにおいては、２つの２次ＩＩＲフィルタの
実施時の第１次からの差異は異なる組の係数からなり、
異なる状態変数からなる。換言すれば両者の場合に連続
する算術演算は同じであり、どの値からのＲＯＭ及びＲ
ＡＭメモリ位置だけが実行されるべき算術演算に対して
得られるかが異なっている。従って、演算ユニットの制
御指令は主要カウンタのタイムスロットの適切な複合化
によりＰＬＡから生成することができる。メモリは、２
次のフィルタ計算に必要なデータの全てはＲＯＭ（係数
）の列に、及びＲＡＭ （状態変数）の列に格納される
。ＲＯＭ及びＲＡＭ列の両者へのアクセスは同一のアド
レスを用いて可能になされる。
実施時の第１次からの差異は異なる組の係数からなり、
異なる状態変数からなる。換言すれば両者の場合に連続
する算術演算は同じであり、どの値からのＲＯＭ及びＲ
ＡＭメモリ位置だけが実行されるべき算術演算に対して
得られるかが異なっている。従って、演算ユニットの制
御指令は主要カウンタのタイムスロットの適切な複合化
によりＰＬＡから生成することができる。メモリは、２
次のフィルタ計算に必要なデータの全てはＲＯＭ（係数
）の列に、及びＲＡＭ （状態変数）の列に格納される
。ＲＯＭ及びＲＡＭ列の両者へのアクセスは同一のアド
レスを用いて可能になされる。
このアドレスはマスクカウンタの最上位ビットによりア
ドレスされる。フィルタＲＯＭに格納される。これは、
このような演算ユニットが、若干のフィルタセクション
が他のものよりも多くアドレスされるときデシメーショ
ンまたは内そうとしてより複雑な演算に使用されること
を可能にする（例えば、デシメーションに対して、この
デシメーション因子に対してセット１、セット２、セッ
ト３、セット１、セット２、セット３、セット４、セッ
ト５のようなシーケンスを有してもよい）。
ドレスされる。フィルタＲＯＭに格納される。これは、
このような演算ユニットが、若干のフィルタセクション
が他のものよりも多くアドレスされるときデシメーショ
ンまたは内そうとしてより複雑な演算に使用されること
を可能にする（例えば、デシメーションに対して、この
デシメーション因子に対してセット１、セット２、セッ
ト３、セット１、セット２、セット３、セット４、セッ
ト５のようなシーケンスを有してもよい）。
もしデシメーションか内そうが含まれないときは、ＲＯ
Ｍ及びＲＡＭはマスタカウンタのより上位のビットによ
り直接アドレスされ得る。［例えば、もし各々の係数が
ＩＯビット幅のときは、６４倍のスロットが２次ＩＩＲ
セセクションの演算の実行に必要である。（５つの乗算
がなされ、各々に対して１０個のタイムスロットがｒａ
ｄｉｘ ＊２のブースアルゴリズムの実施に必要である
。補足的なタイムスロットはＲＡＭ状態変数の加算及び
更新に対して要求される。）カウンタの６つの最下位ビ
ットはＰＬＡの複合化に使用されるが、最上位ビット（
ビット７から始めて）はフィルタＲＯＭをアドレスする
。これらの数は要求されたディジタルフィルタ関数の実
施に必要な２次のＩＩＲセクションの数に依存する。］ ２次のＩＩＲセクションを実行するための可能な演算シ
ーケンスは、 一しジスタＡ からの入力Ｘを、またＲＯＭから係数ａ
を読出し、乗算ａＸを実行し、更にＳ Ａ に結果を格納し、 −ＲＡＭから状態変数Ｙ 及び係数ｂ２を読出し、乗算
を実行し、レジスタＡ の積［ｂ２Ｙ２コを格納し、 一状態変数Ｙ 及び係数ｂ１を読出し、乗算ｂ１Ｙ１を
実行し、 一前回の演算［ｂ１Ｙ１］の結果にレジスタの内容Ａｙ
［ｂ２Ｙ２］を加算し、 −レジスタＡ ［ａ Ｘ］の内容から前回の加Ｓ 算の結果を減算し、レジスタＡ に新しい状態変数値［
Ｙ−ａ ｘ−ｂ２ｙ２−ｂ、Ｙｉ ］を格納し、 一状態変数Ｙ 及び係数ａ２を読出し、乗算を実行し、
レジスタＡｓに積ａ２Ｙ２を格納し、−状態変数Ｙ と
係数ａ１を読出し、乗算ａ１Ｙｌを実行し、 一しジスタＡ８ ［ａ２Ｙ２］の内容を前回の演算［ａ
１Ｙ１］の結果に加算し、 一しジスタＡ ［Ｙｌの内容を前回の加算の結果に加
算し、レジスタＡ に出力値［Ｙ ｏ ”” ａ ２Ｙ
２ ＋ａ １Ｙ ｔ 十Ｙ ］を格納し、−状態変数
Ｙ１Ｙ２を更新し、データＲＡＭから状態変数Ｙ を読
出してこれを元の場所Ｙ２に■ 書込み、レジスタＡ から状態変数Ｙを読出してこれを
ＲＡＭの場所Ｙ１に書込むことにより実施される。
Ｍ及びＲＡＭはマスタカウンタのより上位のビットによ
り直接アドレスされ得る。［例えば、もし各々の係数が
ＩＯビット幅のときは、６４倍のスロットが２次ＩＩＲ
セセクションの演算の実行に必要である。（５つの乗算
がなされ、各々に対して１０個のタイムスロットがｒａ
ｄｉｘ ＊２のブースアルゴリズムの実施に必要である
。補足的なタイムスロットはＲＡＭ状態変数の加算及び
更新に対して要求される。）カウンタの６つの最下位ビ
ットはＰＬＡの複合化に使用されるが、最上位ビット（
ビット７から始めて）はフィルタＲＯＭをアドレスする
。これらの数は要求されたディジタルフィルタ関数の実
施に必要な２次のＩＩＲセクションの数に依存する。］ ２次のＩＩＲセクションを実行するための可能な演算シ
ーケンスは、 一しジスタＡ からの入力Ｘを、またＲＯＭから係数ａ
を読出し、乗算ａＸを実行し、更にＳ Ａ に結果を格納し、 −ＲＡＭから状態変数Ｙ 及び係数ｂ２を読出し、乗算
を実行し、レジスタＡ の積［ｂ２Ｙ２コを格納し、 一状態変数Ｙ 及び係数ｂ１を読出し、乗算ｂ１Ｙ１を
実行し、 一前回の演算［ｂ１Ｙ１］の結果にレジスタの内容Ａｙ
［ｂ２Ｙ２］を加算し、 −レジスタＡ ［ａ Ｘ］の内容から前回の加Ｓ 算の結果を減算し、レジスタＡ に新しい状態変数値［
Ｙ−ａ ｘ−ｂ２ｙ２−ｂ、Ｙｉ ］を格納し、 一状態変数Ｙ 及び係数ａ２を読出し、乗算を実行し、
レジスタＡｓに積ａ２Ｙ２を格納し、−状態変数Ｙ と
係数ａ１を読出し、乗算ａ１Ｙｌを実行し、 一しジスタＡ８ ［ａ２Ｙ２］の内容を前回の演算［ａ
１Ｙ１］の結果に加算し、 一しジスタＡ ［Ｙｌの内容を前回の加算の結果に加
算し、レジスタＡ に出力値［Ｙ ｏ ”” ａ ２Ｙ
２ ＋ａ １Ｙ ｔ 十Ｙ ］を格納し、−状態変数
Ｙ１Ｙ２を更新し、データＲＡＭから状態変数Ｙ を読
出してこれを元の場所Ｙ２に■ 書込み、レジスタＡ から状態変数Ｙを読出してこれを
ＲＡＭの場所Ｙ１に書込むことにより実施される。
第３図の図面は第２図に示したＩＩＲフィルタの実施を
示す概略図である。しかしながら、その目的はｎ次のＦ
ＩＲフィルタに対して同一の構造を展開して第４図に示
したハイブリッドバランスフィルタを与えることにある
。このフィルタは、全ての帰還係数すをこの場合は０に
設定することにより簡単にＦＩＲフィルタになる。しか
じなから、もしこれらの係数がＯのときは、図面に示し
たように乗算を行うためのタイムスロットを無駄にする
点は存在しない。
示す概略図である。しかしながら、その目的はｎ次のＦ
ＩＲフィルタに対して同一の構造を展開して第４図に示
したハイブリッドバランスフィルタを与えることにある
。このフィルタは、全ての帰還係数すをこの場合は０に
設定することにより簡単にＦＩＲフィルタになる。しか
じなから、もしこれらの係数がＯのときは、図面に示し
たように乗算を行うためのタイムスロットを無駄にする
点は存在しない。
アキュムレータＡ は出力サンプルＹｏの計算に使用さ
れる。これは０に初期化される。出力を計算する可能な
シーケンスは、 −ＲＡＭの場所から入力サンプルＸｎ−１を、またＲＯ
Ｍから係数ａ１を読出し、乗算を実行し、−アキュムレ
ータＹ の内容に結果ａＩＸｎ−１を加算して結果をア
キュムレータに格納し、−メモリ位置ｉの内容Ｘｎ−１
を読出し、これをメモリ位置ｉ＋１に書込むこと（メモ
リの更新）により実施される。
れる。これは０に初期化される。出力を計算する可能な
シーケンスは、 −ＲＡＭの場所から入力サンプルＸｎ−１を、またＲＯ
Ｍから係数ａ１を読出し、乗算を実行し、−アキュムレ
ータＹ の内容に結果ａＩＸｎ−１を加算して結果をア
キュムレータに格納し、−メモリ位置ｉの内容Ｘｎ−１
を読出し、これをメモリ位置ｉ＋１に書込むこと（メモ
リの更新）により実施される。
演算論理ユニット３１または制御ブロック７１の内部回
路構成は稀ではあるが変更の必要がある。
路構成は稀ではあるが変更の必要がある。
第４図は本発明の他の用途例を示した図である。
電話方式の２線式から４線式への接続部では、いわゆる
ハイブリッドが使用される。このハイブリッドは、通常
、従来と同様に接続された変成器８１とバランスインピ
ーダンス８２を備えている。このインピーダンス８２に
並列にアナログバランスインビーダンス８３が接続され
る。
ハイブリッドが使用される。このハイブリッドは、通常
、従来と同様に接続された変成器８１とバランスインピ
ーダンス８２を備えている。このインピーダンス８２に
並列にアナログバランスインビーダンス８３が接続され
る。
４線式線路は左にあるが、これは、人、出ＰＣＭ信号が
個別径路進むことを意味している。２線式回線は最も右
手に与えられ、例えば従来の長距離電話回線が用いられ
る。
個別径路進むことを意味している。２線式回線は最も右
手に与えられ、例えば従来の長距離電話回線が用いられ
る。
第１図は、従来の再帰形ディジタルフィルタの通常の実
施状態を示すブロック図； 第２図は、ＩＩＲフィルタを実施するための本発明の第
１実施例を示すブロック図； 第３図は、ＦＩＲフィルタを実施するための本発明の第
２実施例を示すブロック図；及び、第４図は、電話回路
網の平衡２線対４線式ハイブリッドに使用される本発明
の３つのディジタルフィルタを示す部分ブロック図、及
び部分概略図である。 １１・・・ステージ ２０．２１・・・乗算回路 ３１・・・演算論理ユニット ４１・・・制御ブロック ５１・・・データ格納装置 出 願 人：アメリカン テレフォン アンドテレグラ
フ カムパニ− ＦＩＧ、１（今さヒＡ；イ列 ）
施状態を示すブロック図； 第２図は、ＩＩＲフィルタを実施するための本発明の第
１実施例を示すブロック図； 第３図は、ＦＩＲフィルタを実施するための本発明の第
２実施例を示すブロック図；及び、第４図は、電話回路
網の平衡２線対４線式ハイブリッドに使用される本発明
の３つのディジタルフィルタを示す部分ブロック図、及
び部分概略図である。 １１・・・ステージ ２０．２１・・・乗算回路 ３１・・・演算論理ユニット ４１・・・制御ブロック ５１・・・データ格納装置 出 願 人：アメリカン テレフォン アンドテレグラ
フ カムパニ− ＦＩＧ、１（今さヒＡ；イ列 ）
Claims (8)
- （１）各々が、状態変数及びフィルタの係数を格納する
手段からなる多数のステージと、前記係数の適当なもの
で前記格納された変数を乗する手段と、 乗算の結果得られた積を状態変数の新しい値に加算して
フィルタ出力を与える手段とを具備したディジタルフィ
ルタ装置において、 単一の演算論理ユニットが次の状態に対する乗算と加算
を行い、 単一のプログラム化論理ユニットが次の状態に対する乗
算に用いられるそれぞれの組の係数を決定し、更に、 マスタカウンタが前記プログラム化論理ユニットと対話
するように接続されてそれぞれの組の係数をそれぞれ循
回させることを特徴とするディジタルフィルタ装置。 - （２）前記マスタカウンタと演算論理ユニットは、Ｎを
整数（Ｎ＝ｉ＋ｋ）、ｉをＮの最下位ビット、ｋをＮの
最上位ビットとしてカウンタが０から２＾Ｎまで周期的
に計数し、演算論理ユニットがフィルタ部に対応する制
御指令を含むメモリから命令語を検索することによりｉ
ビットに応答すると共に格納された係数の循回セットの
それぞれのものを検索することによりｋビットに応答す
るように、相互に適合されることを更に特徴とする請求
項１記載のディジタルフィルタ装置。 - （３）ディジタル信号処理チップの一部を占有すると共
に同一のフィルタ機能のビットシリアル実施に比べてチ
ップ上の領域を保存するように構成されることを更に特
徴とする請求項２記載のディジタルフィルタ装置。 - （４）演算論理ユニットを格納された係数は変更自在で
フィルタ機能を変更するように構成されることを更に特
徴とする請求項２記載のディジタルフィルタ装置。 - （５）演算論理ユニットは変更自在でフィルタ精度を変
更するように構成されることを更に特徴とする請求項２
記載のディジタルフィルタ装置。 - （６）通信システムの２線から４線への接続部近傍での
使用に適した分割路構成と、エコーを相殺するフィルタ
出力を発生する手段とを更に特徴とする請求項２記載の
ディジタルフィルタ装置。 - （７）多数のステージの各々は、帰還機能を有さず、ト
ランスバーサル形のフィルタを形成することを更に特徴
とする請求項５記載のディジタルフィルタ装置。 - （８）前記フィルタは人の音声に応じた信号解析に適し
た帯域フィルタであり、マスタカウンタの計数速度はサ
ンプリング周波数に対する関係に適するように選択され
ることを更に特徴とする請求項２記載のディジタルフィ
ルタ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16967488A | 1988-03-18 | 1988-03-18 | |
| US169674 | 1988-03-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01297912A true JPH01297912A (ja) | 1989-12-01 |
Family
ID=22616693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6405089A Pending JPH01297912A (ja) | 1988-03-18 | 1989-03-17 | 多重ステージディジタルフィルタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01297912A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120650A (en) * | 1976-04-02 | 1977-10-11 | Hitachi Ltd | Digital filter |
| JPS5922166A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | 演算装置 |
-
1989
- 1989-03-17 JP JP6405089A patent/JPH01297912A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120650A (en) * | 1976-04-02 | 1977-10-11 | Hitachi Ltd | Digital filter |
| JPS5922166A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | 演算装置 |
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