JPH01298417A - 基板構成制御方式 - Google Patents
基板構成制御方式Info
- Publication number
- JPH01298417A JPH01298417A JP63129512A JP12951288A JPH01298417A JP H01298417 A JPH01298417 A JP H01298417A JP 63129512 A JP63129512 A JP 63129512A JP 12951288 A JP12951288 A JP 12951288A JP H01298417 A JPH01298417 A JP H01298417A
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- JP
- Japan
- Prior art keywords
- shift
- board
- signal line
- state
- condition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/31855—Interconnection testing, e.g. crosstalk, shortcircuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、計算機システム等の基板構成制御方式、特
に基板実装状態の検出に関するものである。
に基板実装状態の検出に関するものである。
［従来の技術］
第２図は従来技術及び本発明を説明するために必要とな
る計算機システムの構成を示すブロック図である。図に
おいて、■は計算機システムの主要な構成要素となる中
央処理装置、チャネル装置、主記憶コントローラ等のサ
ブシステム、２はこのサブシステム１内に実装される基
板、３は各サブシステム１を制御して計算機システムの
運転、保守を管理するサービスプロセッサ（以下ＳｖＰ
と略す）である、上記基板２上には、直列に接続された
複数のフリップフロップ４が備えられ、５ＶＰ３からの
２種のシフトクロック線５゜６が各フリップフロップ４
に交互に接続されるとともに、初段のフリップフロップ
４の入力が５ｖＰ３からのインプット信号線７に、最終
段のフリップフロップ４の出力が５ＶＰ３へのアウトプ
ット信号線８に接続されてシフトリング９が形成されて
いる。
る計算機システムの構成を示すブロック図である。図に
おいて、■は計算機システムの主要な構成要素となる中
央処理装置、チャネル装置、主記憶コントローラ等のサ
ブシステム、２はこのサブシステム１内に実装される基
板、３は各サブシステム１を制御して計算機システムの
運転、保守を管理するサービスプロセッサ（以下ＳｖＰ
と略す）である、上記基板２上には、直列に接続された
複数のフリップフロップ４が備えられ、５ＶＰ３からの
２種のシフトクロック線５゜６が各フリップフロップ４
に交互に接続されるとともに、初段のフリップフロップ
４の入力が５ｖＰ３からのインプット信号線７に、最終
段のフリップフロップ４の出力が５ＶＰ３へのアウトプ
ット信号線８に接続されてシフトリング９が形成されて
いる。
以上の構成において、従来は、５ＶＰ３からシフトリン
グ９へのインプラ１−データと、交互に有意となる２種
のシフトクロックによる通常のシフト動作により上記イ
ンプットデータがシフトしてシフトリング９から５ＶＰ
３に入力されるアウトプットデータとが等しいことを検
出することにより、各サブシステム１内に基板２が実装
されていることを検出していた。
グ９へのインプラ１−データと、交互に有意となる２種
のシフトクロックによる通常のシフト動作により上記イ
ンプットデータがシフトしてシフトリング９から５ＶＰ
３に入力されるアウトプットデータとが等しいことを検
出することにより、各サブシステム１内に基板２が実装
されていることを検出していた。
すなわち、５ＶＰ３からインプット信号線７を介してシ
フトリング９に入力されるインプットデータは、シフト
クロック線５，６の２種のシフトムクロックとシフトＢ
クロックが第３図ｔａ＋、 （ｂｌに示すように交互に
動作することにより、シフトリング９内の初段のフリッ
プフロップ４から次段のフリップフロップ４に順次伝わ
って最終段のフリップフロップ４からアウトプットデー
タとして出力され、アウトプット信号線８を介して５Ｖ
Ｐ３に入力される。５ＶＰ３は、上記インプットデータ
とアウトプットデータのデータパターンを比較すること
により、この比較結果が一致した場合、基板２がサブシ
ステム１内に実装されていることを検出する。
フトリング９に入力されるインプットデータは、シフト
クロック線５，６の２種のシフトムクロックとシフトＢ
クロックが第３図ｔａ＋、 （ｂｌに示すように交互に
動作することにより、シフトリング９内の初段のフリッ
プフロップ４から次段のフリップフロップ４に順次伝わ
って最終段のフリップフロップ４からアウトプットデー
タとして出力され、アウトプット信号線８を介して５Ｖ
Ｐ３に入力される。５ＶＰ３は、上記インプットデータ
とアウトプットデータのデータパターンを比較すること
により、この比較結果が一致した場合、基板２がサブシ
ステム１内に実装されていることを検出する。
［発明が解決しようとする課題］
従来の基板構成制御方式は以上のように、通常のシフト
動作によりシフトリング９をシフトして、５ＶＰ３から
のインプットデータとシフトリング９からのアウトプッ
トデータを比較することにより基板２の実装状態を検出
していたので、通常のシフト動作でシフトリング９をシ
フトするために各サブシステム１の内部クロック状態を
設定する必要があり、基板実装状態を認識する以前に基
板内に供給するクロックの初期化をしなければならない
という問題点があった。この問題は、基板実装状態を５
ＶＰ３に伝える専用の信号線を設ければ解決するが、こ
れにはハードウェア量が増大するという問題点がある。
動作によりシフトリング９をシフトして、５ＶＰ３から
のインプットデータとシフトリング９からのアウトプッ
トデータを比較することにより基板２の実装状態を検出
していたので、通常のシフト動作でシフトリング９をシ
フトするために各サブシステム１の内部クロック状態を
設定する必要があり、基板実装状態を認識する以前に基
板内に供給するクロックの初期化をしなければならない
という問題点があった。この問題は、基板実装状態を５
ＶＰ３に伝える専用の信号線を設ければ解決するが、こ
れにはハードウェア量が増大するという問題点がある。
この発明は上記のような問題点を解消するためになされ
たもので、ハードウェア量を増大することなく、サブシ
ステムのクロック状態を基板検出前に予め設定しなけれ
ばならないという矛盾をなくすことができる基板構成制
御方式を得ることを目的とする。
たもので、ハードウェア量を増大することなく、サブシ
ステムのクロック状態を基板検出前に予め設定しなけれ
ばならないという矛盾をなくすことができる基板構成制
御方式を得ることを目的とする。
［課題を解決するための手段］
この発明に係る基板構成制御方式は、２種のシフトクロ
ックをともにオン状態に保持したレベル信号とし、シフ
トリングを１本の信号線と同一の状態に設定してシフト
リングのシフ１−なしに基板実装状態を検出するように
したものである。
ックをともにオン状態に保持したレベル信号とし、シフ
トリングを１本の信号線と同一の状態に設定してシフト
リングのシフ１−なしに基板実装状態を検出するように
したものである。
［作用］
この発明においては、サブシステム内のクロック状態を
予め設定することなく、基板上のシフトリングに２種の
シフトクロックをともにオン状態に保持したレベル信号
として入力し、シフトリングを１本の信号線と同一の状
態とすることにより、ＳＶＰ力（らのインプラ１−デー
タがシフトリングをシフトすることなく伝わって、ＳＶ
ＰへのアウトプットデータとしてそのままＳＶＰに人力
される。
予め設定することなく、基板上のシフトリングに２種の
シフトクロックをともにオン状態に保持したレベル信号
として入力し、シフトリングを１本の信号線と同一の状
態とすることにより、ＳＶＰ力（らのインプラ１−デー
タがシフトリングをシフトすることなく伝わって、ＳＶ
ＰへのアウトプットデータとしてそのままＳＶＰに人力
される。
［実施例コ
以下、この発明の一実施例を図について説明する。
計算機システムの構成は第２図に示したものと同様であ
るが、この方式では５ＶＰ３から基板２上のシフトリン
グ９に供給される２種のシフトクロック及びインプット
データが従来例とは異なる。
るが、この方式では５ＶＰ３から基板２上のシフトリン
グ９に供給される２種のシフトクロック及びインプット
データが従来例とは異なる。
第１図（ａｌ〜ｔｄｌにそれらの実施例をタイミングチ
ャートで示す。図において、１０は５ＶＰ３からシフト
ムクロック線５を介してシフトリング９に供給されるシ
フトムクロック、１１は同じく５ＶＰ３からシフトクロ
ック線６を介してシフトリング９に供給されるシフトＢ
クロックであり、基板実装状態検出時はともにオン状態
に保持され、単なるレベル信号となる。一方、１２．１
３はインプットデータであり、基板実装状態検出時はオ
ン状態のインプットデータ１２とオフ状態のインプット
データ１３の２通りについてアウトプットデータとの比
較が行われる。
ャートで示す。図において、１０は５ＶＰ３からシフト
ムクロック線５を介してシフトリング９に供給されるシ
フトムクロック、１１は同じく５ＶＰ３からシフトクロ
ック線６を介してシフトリング９に供給されるシフトＢ
クロックであり、基板実装状態検出時はともにオン状態
に保持され、単なるレベル信号となる。一方、１２．１
３はインプットデータであり、基板実装状態検出時はオ
ン状態のインプットデータ１２とオフ状態のインプット
データ１３の２通りについてアウトプットデータとの比
較が行われる。
次に動作について説明する。先ず、５ＶＰ３からのシフ
トムクロック１０とシフトＢクロック１１を第１図に示
すようにともにオン状態のレベル信号として、シフトリ
ング９内の各フリップフロップ４に供給することにより
、上記シフトリング９を１本の信号線と同一の状態にす
る。これは、フリップフロップがクロックオンではデー
タが筒抜けになる性質を利用したものである。
トムクロック１０とシフトＢクロック１１を第１図に示
すようにともにオン状態のレベル信号として、シフトリ
ング９内の各フリップフロップ４に供給することにより
、上記シフトリング９を１本の信号線と同一の状態にす
る。これは、フリップフロップがクロックオンではデー
タが筒抜けになる性質を利用したものである。
次に、この状態において、インプット信号線７を介して
オン状態又はオフ状態のインプットデータをシフトリン
グ９に入力し、アウトプット信号線８を介して５ＶＰ３
に入力されるアウトプットデータの状態が上記インプッ
トデータの状態と同一であるか否かを、第１図に示した
オン状態インプットデータ１２及びオフ状態インプット
データ１３の２通りについて比較する。この２通りの比
較結果が両方とも一致した場合にのみ、基板２がサブシ
ステム１内に存在すると判定することにより、サブシス
テム１内の基板実装状態検出を行う。
オン状態又はオフ状態のインプットデータをシフトリン
グ９に入力し、アウトプット信号線８を介して５ＶＰ３
に入力されるアウトプットデータの状態が上記インプッ
トデータの状態と同一であるか否かを、第１図に示した
オン状態インプットデータ１２及びオフ状態インプット
データ１３の２通りについて比較する。この２通りの比
較結果が両方とも一致した場合にのみ、基板２がサブシ
ステム１内に存在すると判定することにより、サブシス
テム１内の基板実装状態検出を行う。
なお、上記実施例では、計算機システムの基板実装状態
検出について説明したが、シフトリングを有する装置で
あれば本願を適用することができ、上記実施例と同様な
効果を奏する。
検出について説明したが、シフトリングを有する装置で
あれば本願を適用することができ、上記実施例と同様な
効果を奏する。
［発明の効果］
以上のように、この発明によれば、２種のシフトクロッ
クをともにオン状態に保持したレベル信号とし、シフト
リングを１本の信号線と同一の状態に設定して基板実装
状態を検出するようにしたので、通常のシフト動作でシ
フトリングをシフトすることなく検出でき、ハードウェ
ア量を増大すること＆＜、サブシステムのクロック状態
を基板検出前に予め設定しなければならないという矛盾
をなくすことができる効果がある。
クをともにオン状態に保持したレベル信号とし、シフト
リングを１本の信号線と同一の状態に設定して基板実装
状態を検出するようにしたので、通常のシフト動作でシ
フトリングをシフトすることなく検出でき、ハードウェ
ア量を増大すること＆＜、サブシステムのクロック状態
を基板検出前に予め設定しなければならないという矛盾
をなくすことができる効果がある。
第１図＋０１〜（ｄｌはこの発明の一実施例を示すタイ
ミングチャート、第２図は計算機システムの要部構成を
示すブロック図、第３図ｆａ）、（ｂｌは従来方式を示
すタイミングチャートである。 １はサブシステム、２は基板、３は５ｖＰ（サービスプ
ロセッサ）、４はフリップフロップ、５はシフトムクロ
ック線、６はシフトクロック線、７はインプット信号線
、８はアウトプット信号線、９はシフトリング、１０は
シフトムクロック、１１はシフトクロック、１２，１３
はインプットデータ。 代理人 大 岩 増 雄（ほか２名）第２図 １：Ｗ７”システム、 ２；蔓ネ（ ９；シフトリンク゛ 墳）３図 （ａ）シフトＡ’７１１ツ７８ル （ｂ）し７）ＢりＯツク ＯＮ ＦＦ
ミングチャート、第２図は計算機システムの要部構成を
示すブロック図、第３図ｆａ）、（ｂｌは従来方式を示
すタイミングチャートである。 １はサブシステム、２は基板、３は５ｖＰ（サービスプ
ロセッサ）、４はフリップフロップ、５はシフトムクロ
ック線、６はシフトクロック線、７はインプット信号線
、８はアウトプット信号線、９はシフトリング、１０は
シフトムクロック、１１はシフトクロック、１２，１３
はインプットデータ。 代理人 大 岩 増 雄（ほか２名）第２図 １：Ｗ７”システム、 ２；蔓ネ（ ９；シフトリンク゛ 墳）３図 （ａ）シフトＡ’７１１ツ７８ル （ｂ）し７）ＢりＯツク ＯＮ ＦＦ
Claims (1)
- サービスプロセッサにより制御されるサブシステムを
構成する基板の実装状態を、サービスプロセッサからの
インプットデータを交互に有意となる２種のシフトクロ
ックによりシフトしてそのアウトプットデータがサービ
スプロセッサに入力される基板上のシフトリングを用い
て、上記インプットデータとアウトプットデータを比較
することにより検出するようにした基板構成制御方式に
おいて、上記２種のシフトクロックをともにオン状態に
保持したレベル信号とし、シフトリングを１本の信号線
と同一の状態に設定して基板実装状態を検出するように
したことを特徴とする基板構成制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63129512A JPH01298417A (ja) | 1988-05-27 | 1988-05-27 | 基板構成制御方式 |
| DE19893915322 DE3915322A1 (de) | 1988-05-27 | 1989-05-08 | Verfahren zum feststellen des verpackten zustandes eines substrats in einem computersystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63129512A JPH01298417A (ja) | 1988-05-27 | 1988-05-27 | 基板構成制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01298417A true JPH01298417A (ja) | 1989-12-01 |
Family
ID=15011327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63129512A Pending JPH01298417A (ja) | 1988-05-27 | 1988-05-27 | 基板構成制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH01298417A (ja) |
| DE (1) | DE3915322A1 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3373729D1 (en) * | 1983-12-08 | 1987-10-22 | Ibm Deutschland | Testing and diagnostic device for a digital calculator |
-
1988
- 1988-05-27 JP JP63129512A patent/JPH01298417A/ja active Pending
-
1989
- 1989-05-08 DE DE19893915322 patent/DE3915322A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3915322C2 (ja) | 1991-03-07 |
| DE3915322A1 (de) | 1989-11-30 |
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