JPH01299064A - 感熱記録装置 - Google Patents
感熱記録装置Info
- Publication number
- JPH01299064A JPH01299064A JP63129820A JP12982088A JPH01299064A JP H01299064 A JPH01299064 A JP H01299064A JP 63129820 A JP63129820 A JP 63129820A JP 12982088 A JP12982088 A JP 12982088A JP H01299064 A JPH01299064 A JP H01299064A
- Authority
- JP
- Japan
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- signal
- picture
- control circuit
- shift register
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000010438 heat treatment Methods 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Electronic Switches (AREA)
- Fax Reproducing Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファクシミリなどに使用される感熱記録装置に
関する。
関する。
ファクシミリなどに使用される感熱記録装置においては
、現在、記録する一走査線内の画素数に相当する段数の
シフトレジスタを有し、シフトレジスタの各段に接続さ
れた同じく走査線内の画素数に相当するドライバ回路に
よって、記録する画素位置の発熱抵抗体を通電する構成
が一般的である。第３図は、従来の感熱記録装置の一例
のブロック図、第２図は従来例の動作を説明するための
タイミング図である。説明を簡単にするため一走査線内
の画素数を４と仮定して示しである。
、現在、記録する一走査線内の画素数に相当する段数の
シフトレジスタを有し、シフトレジスタの各段に接続さ
れた同じく走査線内の画素数に相当するドライバ回路に
よって、記録する画素位置の発熱抵抗体を通電する構成
が一般的である。第３図は、従来の感熱記録装置の一例
のブロック図、第２図は従来例の動作を説明するための
タイミング図である。説明を簡単にするため一走査線内
の画素数を４と仮定して示しである。
入力画信号ａはシフトレジスタＳ１〜Ｓ４の左端Ｓ１に
入力され、転送クロックｂにより順次Ｓ１、Ｓ２、Ｓ３
、Ｓ４と右側へ転送される。転送が終了すると各シフト
レジスタ８１〜Ｓ４に転送されたー走査線分の画情報２
１〜ｐ４はデータラッチ信号Ｃによりデータラッチし１
〜Ｌ４にラッチされる。この時点でシフトレジスタ８１
〜Ｓ４は次の一走査線分の画信号入力が可能となる。
入力され、転送クロックｂにより順次Ｓ１、Ｓ２、Ｓ３
、Ｓ４と右側へ転送される。転送が終了すると各シフト
レジスタ８１〜Ｓ４に転送されたー走査線分の画情報２
１〜ｐ４はデータラッチ信号Ｃによりデータラッチし１
〜Ｌ４にラッチされる。この時点でシフトレジスタ８１
〜Ｓ４は次の一走査線分の画信号入力が可能となる。
データラッチＬ１〜Ｌ４のデータ出力ｄ１〜ｄ４は、論
理積回路Ａ１〜Ａ４により印字命令信号ｅとの間の論理
積をとられ、印字命令信号ｅが真で且つデータ出力ｄ１
〜ｄ４が黒情報であるときのみ電源ｆにより給電された
発熱抵抗体Ｒ１〜Ｒ４をドライバ回路Ｄ１〜Ｄ４により
通電する。ここでは説明の簡単のため一走査線内の画素
数を４として説明したが、実際には例えば２１０ｍｍ幅
の用紙に８画素／ ｍ ｍの画素密度で記録する感熱記
録装置においては一走査線内の画素数は１６８０にも及
ぶ、従って第３図で説明したようなシフトレジスタ・デ
ータラッチ・論理積回路・ドライバ回路は例えば６４画
素分ごとに一つの集積回路に実装されるのが一最的であ
る。
理積回路Ａ１〜Ａ４により印字命令信号ｅとの間の論理
積をとられ、印字命令信号ｅが真で且つデータ出力ｄ１
〜ｄ４が黒情報であるときのみ電源ｆにより給電された
発熱抵抗体Ｒ１〜Ｒ４をドライバ回路Ｄ１〜Ｄ４により
通電する。ここでは説明の簡単のため一走査線内の画素
数を４として説明したが、実際には例えば２１０ｍｍ幅
の用紙に８画素／ ｍ ｍの画素密度で記録する感熱記
録装置においては一走査線内の画素数は１６８０にも及
ぶ、従って第３図で説明したようなシフトレジスタ・デ
ータラッチ・論理積回路・ドライバ回路は例えば６４画
素分ごとに一つの集積回路に実装されるのが一最的であ
る。
上述した従来の感熱記録装置においては、−走査線を構
成する画素ごとにシフトレジスタ・データラッチ・論理
積回路・ドライバなどの回路群を具備しなければならな
いため、これら回路群の素子の価格と組み込み製造価格
により装置が高価になってしまうという欠点がある。
成する画素ごとにシフトレジスタ・データラッチ・論理
積回路・ドライバなどの回路群を具備しなければならな
いため、これら回路群の素子の価格と組み込み製造価格
により装置が高価になってしまうという欠点がある。
本発明の感熱記録装置は、１走査線分の画素信号を記憶
するラインメモリと、転送クロックによって複数分の１
に分割した前記画素信号を記憶するシフトレジスタと、
このシフトレジスタの出力をデータラッチ信号によって
記憶保持するデータラッチと、このデータラッチの出力
と印字命令信号との論理積を求め出力する論理積回路と
、この論理積回路の出力に応じて発熱抵抗体に通電する
ドライバ回路と、分割した前記画信号に対応する前記発
熱抵抗体ごとに選択給電させる給電制御回路と、前記転
送クロックとデータラッチ信号と印字命令信号を発生す
る読出制御回路とを有している。
するラインメモリと、転送クロックによって複数分の１
に分割した前記画素信号を記憶するシフトレジスタと、
このシフトレジスタの出力をデータラッチ信号によって
記憶保持するデータラッチと、このデータラッチの出力
と印字命令信号との論理積を求め出力する論理積回路と
、この論理積回路の出力に応じて発熱抵抗体に通電する
ドライバ回路と、分割した前記画信号に対応する前記発
熱抵抗体ごとに選択給電させる給電制御回路と、前記転
送クロックとデータラッチ信号と印字命令信号を発生す
る読出制御回路とを有している。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例を示すブロック図、第２図は本実
施例の動作を説明するための制御タイミング図である０
本実施例は同一の画信号の読出口数を２回とし、−走査
線の画素数を４として説明する。
は、本発明の一実施例を示すブロック図、第２図は本実
施例の動作を説明するための制御タイミング図である０
本実施例は同一の画信号の読出口数を２回とし、−走査
線の画素数を４として説明する。
読取制御回路１は、ラインメモリ２に蓄積されたー走査
線分の画信号をまず一回目として読み出し、入力画信号
ａとしてシフトレジスタ４の８１に入力すると共に、奇
数番号画素の画素タイミングに合せた２画素周期毎の転
送クロックｂを供給し、入力の画素信号ａを順次Ｓ１、
Ｓ２と右側へ転送させる。この時、偶数番号画素の画素
タイミングでは転送クロックｂが発生しないため、画情
報ｐ２、ｐ４は転送されない、転送が終了すると各シフ
トレジスタ４の８１、Ｓ２に転送されたー走査線分の画
情報ｐ１、ｐ３はデータラッチ信号Ｃによってデータラ
ッチ５のＬｌ、Ｒ２にラッチされる。この時点でシフト
レジスタ４の８１、Ｓ２は次の回の一走査線分の画信号
入力が可能となる。
線分の画信号をまず一回目として読み出し、入力画信号
ａとしてシフトレジスタ４の８１に入力すると共に、奇
数番号画素の画素タイミングに合せた２画素周期毎の転
送クロックｂを供給し、入力の画素信号ａを順次Ｓ１、
Ｓ２と右側へ転送させる。この時、偶数番号画素の画素
タイミングでは転送クロックｂが発生しないため、画情
報ｐ２、ｐ４は転送されない、転送が終了すると各シフ
トレジスタ４の８１、Ｓ２に転送されたー走査線分の画
情報ｐ１、ｐ３はデータラッチ信号Ｃによってデータラ
ッチ５のＬｌ、Ｒ２にラッチされる。この時点でシフト
レジスタ４の８１、Ｓ２は次の回の一走査線分の画信号
入力が可能となる。
読出制御回路１から印字命令信号ｅが供給されるとデー
タラッチ５のＬｌ、Ｒ２のデータ出力ｄ１、ｄ２は、論
理積回路６のＡＩ、Ａ２により印字命令信号ｅとの間の
論理積をとられ、印字命令信号ｅが真で且つデータ出力
ｄ１、ｄ２が黒情報であるときのみ電源で１により給電
された発熱抵抗体８のＲ１、Ｒ３をドライバ回路７のＤ
ｌ、Ｄ２によって通電する。その結果発熱抵抗体８のＲ
１、Ｒ３は画情報ｐ１、ｐ３に応じてそれぞれ通電され
ることになる。またこのとき、発熱抵抗体８のＲ２、Ｒ
４は電源ｆ２が給電されていないなめ通電されない。
タラッチ５のＬｌ、Ｒ２のデータ出力ｄ１、ｄ２は、論
理積回路６のＡＩ、Ａ２により印字命令信号ｅとの間の
論理積をとられ、印字命令信号ｅが真で且つデータ出力
ｄ１、ｄ２が黒情報であるときのみ電源で１により給電
された発熱抵抗体８のＲ１、Ｒ３をドライバ回路７のＤ
ｌ、Ｄ２によって通電する。その結果発熱抵抗体８のＲ
１、Ｒ３は画情報ｐ１、ｐ３に応じてそれぞれ通電され
ることになる。またこのとき、発熱抵抗体８のＲ２、Ｒ
４は電源ｆ２が給電されていないなめ通電されない。
次に読取制御回路１はラインメモリ２に蓄積された前回
の転送と同一の一走査線分の画素信号を二回目として読
み出し、入力画素信号ａとしてシフトレジスタ４の８１
に入力すると共に、偶数番号画素の画素タイミングに合
わせた２画素周期毎の転送クロックｂを供給し、入力画
素信号ａを順次Ｓ１、Ｓ２と右側へ転送させる。この時
、奇数番号画素の画素タイミングでは転送クロックｂが
発生しないため、画情報ｐ１、ｐ３は転送されない、転
送が終了すると各シフトレジスタ４の８１、Ｓ２に転送
されたー走査線分の画情報ｐ２、ｐ４はデータラッチ信
号Ｃによりデータラッチ５のＬｌ、Ｒ２にラッチされる
。この時点でシフトレジスタ４の８１、Ｓ２は次の一走
査線分の画信号入力が可能となる。
の転送と同一の一走査線分の画素信号を二回目として読
み出し、入力画素信号ａとしてシフトレジスタ４の８１
に入力すると共に、偶数番号画素の画素タイミングに合
わせた２画素周期毎の転送クロックｂを供給し、入力画
素信号ａを順次Ｓ１、Ｓ２と右側へ転送させる。この時
、奇数番号画素の画素タイミングでは転送クロックｂが
発生しないため、画情報ｐ１、ｐ３は転送されない、転
送が終了すると各シフトレジスタ４の８１、Ｓ２に転送
されたー走査線分の画情報ｐ２、ｐ４はデータラッチ信
号Ｃによりデータラッチ５のＬｌ、Ｒ２にラッチされる
。この時点でシフトレジスタ４の８１、Ｓ２は次の一走
査線分の画信号入力が可能となる。
一方、給電制御回路３は、二回目の画信号の転送終了後
偶数番目の発熱抵抗体８のＲ２、Ｒ４に対して電源で２
を給電し、偶数番目の発熱抵抗体８のＲ１、Ｒ３への電
源ｆ１の給電を保留する。
偶数番目の発熱抵抗体８のＲ２、Ｒ４に対して電源で２
を給電し、偶数番目の発熱抵抗体８のＲ１、Ｒ３への電
源ｆ１の給電を保留する。
読出制御回路１から印字命令信号ｅが供給されるとデー
タラッチ５のＬｌ、Ｒ２のデータ出力ｄ１、ｄ２は、論
理積回路４のＡｌ、Ａ２により印字命令信号ｅとの間の
論理積をとられ、印字命令信号ｅが真で且つデータ出力
ｄ１、ｄ２が黒情報であるときのみ電源ｆ２により給電
された発熱抵抗体８のＲ２、Ｒ４は画情報ｐ２、ｐ４に
応じてそれぞえ通電されることになる。またこのとき、
発熱抵抗体８のＲ２、Ｒ４は画情報ｐ２、ｐ４に応じて
それぞれ通電されることになる。またこのとき、発熱抵
抗体８のＲ１、Ｒ３は電源ｆ１が給電されていないため
通電されない。
タラッチ５のＬｌ、Ｒ２のデータ出力ｄ１、ｄ２は、論
理積回路４のＡｌ、Ａ２により印字命令信号ｅとの間の
論理積をとられ、印字命令信号ｅが真で且つデータ出力
ｄ１、ｄ２が黒情報であるときのみ電源ｆ２により給電
された発熱抵抗体８のＲ２、Ｒ４は画情報ｐ２、ｐ４に
応じてそれぞえ通電されることになる。またこのとき、
発熱抵抗体８のＲ２、Ｒ４は画情報ｐ２、ｐ４に応じて
それぞれ通電されることになる。またこのとき、発熱抵
抗体８のＲ１、Ｒ３は電源ｆ１が給電されていないため
通電されない。
以上のような構成によれば、発熱抵抗体８を画情報に応
じて通電するためのシフトレジスタ４とデータラッチ５
と論理積回路４及びドライバ回路７などの各回路は、従
来の半分の数で構成することができる。また、読出制御
回路１や給電制御回路３はマイクロプロセッサ及びトラ
ンジスタなどで容易に構成できる。
じて通電するためのシフトレジスタ４とデータラッチ５
と論理積回路４及びドライバ回路７などの各回路は、従
来の半分の数で構成することができる。また、読出制御
回路１や給電制御回路３はマイクロプロセッサ及びトラ
ンジスタなどで容易に構成できる。
以上説明したように本発明は、１走査線分の画素の複数
分の１のシフトレジスタとデータラッチと論理積回路及
びドライバ回路によって発熱抵抗体を駆動することによ
り、安価な装置を供給できるという効果がある。
分の１のシフトレジスタとデータラッチと論理積回路及
びドライバ回路によって発熱抵抗体を駆動することによ
り、安価な装置を供給できるという効果がある。
第１図及び第２図は本発明の一実施例のブロック図、及
び本実施例の動作を説明するためのタイの一例のブロッ
ク図及び従来例の動作を説明するためのタイミング図で
ある。 １・・・読出制御回路、２・・・ラインメモリ、３・・
・給電制御回路、４・・・シフトレジスタ（ＳＬ、Ｓ２
）、５・・・データラッチ（ＬＬ、Ｒ２）、６・・・論
理積回路（Ａｌ、Ａ２）、７・・・ドライバ回路（ＤＩ
、Ｄ２）、８・・・発熱抵抗体（Ｒ１−Ｒ４）。
び本実施例の動作を説明するためのタイの一例のブロッ
ク図及び従来例の動作を説明するためのタイミング図で
ある。 １・・・読出制御回路、２・・・ラインメモリ、３・・
・給電制御回路、４・・・シフトレジスタ（ＳＬ、Ｓ２
）、５・・・データラッチ（ＬＬ、Ｒ２）、６・・・論
理積回路（Ａｌ、Ａ２）、７・・・ドライバ回路（ＤＩ
、Ｄ２）、８・・・発熱抵抗体（Ｒ１−Ｒ４）。
Claims (1)
- １走査線分の画素信号を記憶するラインメモリと、転送
クロックによって複数分の１に分割した前記画素信号を
記憶するシフトレジスタと、このシフトレジスタの出力
をデータラッチ信号によつて記憶保持するデータラッチ
と、このデータラッチの出力と印字命令信号との論理積
を求め出力する論理積回路と、この論理積回路の出力に
応じて発熱抵抗体に通電するドライバ回路と、分割した
前記画信号に対応する前記発熱抵抗体ごとに選択給電さ
せる給電制御回路と、前記転送クロックとデータラッチ
信号と印字命令信号を発生する読出制御回路とを有する
ことを特徴とする感熱記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63129820A JPH01299064A (ja) | 1988-05-26 | 1988-05-26 | 感熱記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63129820A JPH01299064A (ja) | 1988-05-26 | 1988-05-26 | 感熱記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01299064A true JPH01299064A (ja) | 1989-12-01 |
Family
ID=15019032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63129820A Pending JPH01299064A (ja) | 1988-05-26 | 1988-05-26 | 感熱記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01299064A (ja) |
-
1988
- 1988-05-26 JP JP63129820A patent/JPH01299064A/ja active Pending
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