JPH01300617A - ゲート駆動回路 - Google Patents
ゲート駆動回路Info
- Publication number
- JPH01300617A JPH01300617A JP63130142A JP13014288A JPH01300617A JP H01300617 A JPH01300617 A JP H01300617A JP 63130142 A JP63130142 A JP 63130142A JP 13014288 A JP13014288 A JP 13014288A JP H01300617 A JPH01300617 A JP H01300617A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- gate
- source
- semiconductor switch
- pulse transformer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、制御回路のオン・オフ信号をパルストラン
スによシ絶縁変換してＭＯＳＦＥＴ（Ｍｅｔａｌ ０ｘ
ｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅ
ｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ ）のゲート・ソース
間に供給するゲート駆動回路に関する。
スによシ絶縁変換してＭＯＳＦＥＴ（Ｍｅｔａｌ ０ｘ
ｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅ
ｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ ）のゲート・ソース
間に供給するゲート駆動回路に関する。
この種のゲート駆動回路としては、例えば第６図に示す
回路構成のものが従来良く知られている。
回路構成のものが従来良く知られている。
こ＼に、パルストランス３の１次巻線の一方の端子は電
源Ｖ。０に、他方の端子はスイッチ１に、また１次端子
間にはパルストランスリセット回路２が接続されており
、パルストランス乙の２次巻惑にゲート駆動用電圧を発
生させる。パルストランス３０２次巻線の一方の端子と
ＭＯＳＦＥＴ７のゲート間にはダイオード５．ダイオー
ド１０゜及びゲート抵抗６の直列回路が、ダイオード５
と並列に抵抗４が、ダイオード５とダイオード１０の接
続点には抵抗１１とトランジスタ１２のペースが、ダイ
オード１０とゲート抵抗乙の接続点にはトランジスタ１
２のエミッタが、パルストランス３の２次巻線の他方の
端子には抵抗１１．トランジスタ１２のコレクタ及びＭ
ＯＳＦＥＴ７のソースが各々接続されている。
源Ｖ。０に、他方の端子はスイッチ１に、また１次端子
間にはパルストランスリセット回路２が接続されており
、パルストランス乙の２次巻惑にゲート駆動用電圧を発
生させる。パルストランス３０２次巻線の一方の端子と
ＭＯＳＦＥＴ７のゲート間にはダイオード５．ダイオー
ド１０゜及びゲート抵抗６の直列回路が、ダイオード５
と並列に抵抗４が、ダイオード５とダイオード１０の接
続点には抵抗１１とトランジスタ１２のペースが、ダイ
オード１０とゲート抵抗乙の接続点にはトランジスタ１
２のエミッタが、パルストランス３の２次巻線の他方の
端子には抵抗１１．トランジスタ１２のコレクタ及びＭ
ＯＳＦＥＴ７のソースが各々接続されている。
このような構成において、いまスイッチ１をオンさせる
と、パルストランス３の２次巻線に電圧が誘起されてダ
イオード５．ダイオード１０及びゲート抵抗６を通して
ＭＯＳＦＥＴ７のゲート・ソース間容量９が光電され、
ＭＯＳＦＥＴ７がオンとなる。次に、スイッチ１がオフ
になるとパルストランス３の２次巻線にはオン時とは逆
の極性のリセット電圧が発生する。この時、ＭＯＳＦＥ
Ｔ７のゲート・ソース間各社９に蓄積されている電荷に
より、トランジスタ１２のエミッタ、ベースを通って抵
抗１１を通る経路と、抵抗４及びパルストランス３を通
る経路に電流が流れトランジスタ１２はオンとなる。こ
の結果、ＭＯＳＦＥＴ７のゲート・ソース間容量９に蓄
積されている電荷はゲート抵抗６．トランジスタ１２の
コレクタ。
と、パルストランス３の２次巻線に電圧が誘起されてダ
イオード５．ダイオード１０及びゲート抵抗６を通して
ＭＯＳＦＥＴ７のゲート・ソース間容量９が光電され、
ＭＯＳＦＥＴ７がオンとなる。次に、スイッチ１がオフ
になるとパルストランス３の２次巻線にはオン時とは逆
の極性のリセット電圧が発生する。この時、ＭＯＳＦＥ
Ｔ７のゲート・ソース間各社９に蓄積されている電荷に
より、トランジスタ１２のエミッタ、ベースを通って抵
抗１１を通る経路と、抵抗４及びパルストランス３を通
る経路に電流が流れトランジスタ１２はオンとなる。こ
の結果、ＭＯＳＦＥＴ７のゲート・ソース間容量９に蓄
積されている電荷はゲート抵抗６．トランジスタ１２の
コレクタ。
エミッタの経路で放電されＭＯＳＦＥＴ７はオフとなる
。
。
ところが、このような構成では、ＭＯＳＦＥＴ７がオフ
した後、パルストランス３のリセットエネルギーがなく
なると、トランジスタ１２はオフとなる。このような状
態でＭＯＳＦＥＴのドレイン・ソース間に急峻な電圧変
化が生じると、ドレイン・ゲート間容量８を通して急峻
な変化のある電流がゲートに流れ込み、ゲート・ソース
間容量９を光電する。この時、トランジスタ１２はオフ
状態であり、このＭＯＳＦＥＴ７のゲート・ソー間電圧
に反応してオンするまでにオン遅れ時間が存在する。そ
のだめ、このゲート・ソース間電圧がしきい値を越えて
ＭＯＳＦＥＴが誤オンし、発生損失が増大したり過電流
により破壊されるなどの問題が生じる。
した後、パルストランス３のリセットエネルギーがなく
なると、トランジスタ１２はオフとなる。このような状
態でＭＯＳＦＥＴのドレイン・ソース間に急峻な電圧変
化が生じると、ドレイン・ゲート間容量８を通して急峻
な変化のある電流がゲートに流れ込み、ゲート・ソース
間容量９を光電する。この時、トランジスタ１２はオフ
状態であり、このＭＯＳＦＥＴ７のゲート・ソー間電圧
に反応してオンするまでにオン遅れ時間が存在する。そ
のだめ、このゲート・ソース間電圧がしきい値を越えて
ＭＯＳＦＥＴが誤オンし、発生損失が増大したり過電流
により破壊されるなどの問題が生じる。
したがって、この発明はＭＯＳＦＥＴのオフ時に、その
ドレイン・ソース間に急峻に変化する電圧が印加された
場合でも誤オン動作をしないゲート駆動回路を提供する
ことを目的とする。
ドレイン・ソース間に急峻に変化する電圧が印加された
場合でも誤オン動作をしないゲート駆動回路を提供する
ことを目的とする。
制御回路からのオン、オフ信号をパルストランスにより
絶縁変換してＭＯＳＦＥＴのゲート・ソース間に伝達す
るゲート１駆動回路において、前記ＭＯＳＦＥＴをその
ゲート・ソース間容量に蓄積された電荷を放電させてオ
フするためのノーマリオン型半導体スイッチを設けると
−もに、前記オン信号によシ該ノーマリオン型半導体ス
イッチを逆バイアスしてオフさせる逆バイアス回路を設
ける。
絶縁変換してＭＯＳＦＥＴのゲート・ソース間に伝達す
るゲート１駆動回路において、前記ＭＯＳＦＥＴをその
ゲート・ソース間容量に蓄積された電荷を放電させてオ
フするためのノーマリオン型半導体スイッチを設けると
−もに、前記オン信号によシ該ノーマリオン型半導体ス
イッチを逆バイアスしてオフさせる逆バイアス回路を設
ける。
また、前記ＭＯＳＦＥＴをそのゲート・ソース問答ｔに
蓄積された電荷を放電させてオフするための絶縁ゲート
構造の電圧駆動型半導体スイッチを設けると−もに、前
記オフ信号期間中は該半導体スイッチのゲート・ソース
間容量の光電状態を該 保持する保持回路と、前記オン信号によルζ導体スイッ
チのゲート・ソース間容量の電荷を放電させる放電回路
とを設けるようにしても良い。
蓄積された電荷を放電させてオフするための絶縁ゲート
構造の電圧駆動型半導体スイッチを設けると−もに、前
記オフ信号期間中は該半導体スイッチのゲート・ソース
間容量の光電状態を該 保持する保持回路と、前記オン信号によルζ導体スイッ
チのゲート・ソース間容量の電荷を放電させる放電回路
とを設けるようにしても良い。
パルストランスを用いたゲート駆動回路のＭＯＳＦＥＴ
をオフさせる手段として、このＭＯＳＦＥＴのゲート・
ソース間に蓄積された電荷を放電させるためのノーマリ
オン型半導体スイッチを設け、上記ＭＯＳＦＥＴのオフ
期間中は常に上記ノーマリオン型半導体スイッチをオン
状態とし、上記ＭＯＳＦＥＴのオフ状態を安定にしよう
とするものである。さらに、上記ノーマリオン型半導体
スイッチを前記ＭＯＳＦＥＴへの制御回路からのオン信
号によりオフさせる手段を設けることで、このオン信号
により前記ＭＯＳＦＥＴをオン出来る状態にしようとす
るものである。
をオフさせる手段として、このＭＯＳＦＥＴのゲート・
ソース間に蓄積された電荷を放電させるためのノーマリ
オン型半導体スイッチを設け、上記ＭＯＳＦＥＴのオフ
期間中は常に上記ノーマリオン型半導体スイッチをオン
状態とし、上記ＭＯＳＦＥＴのオフ状態を安定にしよう
とするものである。さらに、上記ノーマリオン型半導体
スイッチを前記ＭＯＳＦＥＴへの制御回路からのオン信
号によりオフさせる手段を設けることで、このオン信号
により前記ＭＯＳＦＥＴをオン出来る状態にしようとす
るものである。
同様にＭＯＳＦＥＴをオフさせる手段として、ＭＯＳＦ
ＥＴのゲート・ソース間に蓄積された電荷を放電させる
だめの絶縁ゲート構造の電圧屡勤形半導体スイッチを設
けると〜もに、この電圧駆動形半導体スイッチのゲート
・ソース間に蓄積された電荷を維持するだめの保持回路
を設けることで、前記ＭＯＳＦＥＴのオフ期間中は前記
電圧駆動形半導体スイッチをオンさせるための信号がな
くても、常にこの電圧駆動形半導体スイッチのオン状態
を保持し、前記ＭＯ３ＦＥＴのオフ状態を安定にしよう
とするものである。さらに、前記電圧駆動形半導体スイ
ッチのゲート・ソース間に蓄積された電荷を前記ＭＯＳ
ＦＥＴへのオン信号によシ放電させる放電回路を設ける
ことで、このＭＯＳＦＥＴへのオン信号で前記電圧駆動
形半導体スイッチをオフし、このＭＯＳＦＥＴのゲート
・ソース間に電荷を光電出来る状態にしようとするもの
である。
ＥＴのゲート・ソース間に蓄積された電荷を放電させる
だめの絶縁ゲート構造の電圧屡勤形半導体スイッチを設
けると〜もに、この電圧駆動形半導体スイッチのゲート
・ソース間に蓄積された電荷を維持するだめの保持回路
を設けることで、前記ＭＯＳＦＥＴのオフ期間中は前記
電圧駆動形半導体スイッチをオンさせるための信号がな
くても、常にこの電圧駆動形半導体スイッチのオン状態
を保持し、前記ＭＯ３ＦＥＴのオフ状態を安定にしよう
とするものである。さらに、前記電圧駆動形半導体スイ
ッチのゲート・ソース間に蓄積された電荷を前記ＭＯＳ
ＦＥＴへのオン信号によシ放電させる放電回路を設ける
ことで、このＭＯＳＦＥＴへのオン信号で前記電圧駆動
形半導体スイッチをオフし、このＭＯＳＦＥＴのゲート
・ソース間に電荷を光電出来る状態にしようとするもの
である。
第１図はこの発明の実施例を示すもので、パルストラン
ス１３の１次巻線の一方の端子は電源ＶＣｃに、他方の
端子はスイッチ１に、また１次端子間にはパルストラン
スリセット回路２が接続されておυ、制御信号によりス
イッチ１をオン・オフさせることにより、パルストラン
ス３の２次巻線にゲート駆動用電圧を発生させる。パル
ストランス３の２次巻線の■端子とＭＯＳＦＥＴ７のゲ
ートの間にはダイオード５及びゲート抵抗乙の直列回路
が、ダイオード５とゲート抵抗乙の接続点には抵抗１５
と静電誘導型トランジスタ（以下、ＳｉＴと示す）１６
のドレインが、ＳｉＴ １６のゲートとパルストランス
１３０２次巻線の（′ｉ０端子との間にはダイオード１
４が、ダイオード１４と５ＩＴ１６のゲートの接続点に
は抵抗１５が、パルストランス１３０２次巻線の■端子
にはＭＯＳＦＥＴ７のソース及びＳｉＴ １６のソース
が各々接続されている。
ス１３の１次巻線の一方の端子は電源ＶＣｃに、他方の
端子はスイッチ１に、また１次端子間にはパルストラン
スリセット回路２が接続されておυ、制御信号によりス
イッチ１をオン・オフさせることにより、パルストラン
ス３の２次巻線にゲート駆動用電圧を発生させる。パル
ストランス３の２次巻線の■端子とＭＯＳＦＥＴ７のゲ
ートの間にはダイオード５及びゲート抵抗乙の直列回路
が、ダイオード５とゲート抵抗乙の接続点には抵抗１５
と静電誘導型トランジスタ（以下、ＳｉＴと示す）１６
のドレインが、ＳｉＴ １６のゲートとパルストランス
１３０２次巻線の（′ｉ０端子との間にはダイオード１
４が、ダイオード１４と５ＩＴ１６のゲートの接続点に
は抵抗１５が、パルストランス１３０２次巻線の■端子
にはＭＯＳＦＥＴ７のソース及びＳｉＴ １６のソース
が各々接続されている。
このような構成において、いまスイッチ１をオンさせる
と、パルストランス１３の２次巻線には、■端子を基準
とすると■端子、■端子には各々正と負の電圧が誘起さ
れる。この時、パルストランス１３の２次巻線の■端子
からダイオード１４を通して５ｉＴ１６のゲート・ソー
ス間が逆バイアスされてＳＡＴ １６はオフとなる一方
、■端子からダイオード５及びゲート抵抗６全通してＭ
ＯＳＦＥＴ７のゲート・ソース間容量９が充電され、Ｍ
ＯＳＦＥＴ７がオンとなる。
と、パルストランス１３の２次巻線には、■端子を基準
とすると■端子、■端子には各々正と負の電圧が誘起さ
れる。この時、パルストランス１３の２次巻線の■端子
からダイオード１４を通して５ｉＴ１６のゲート・ソー
ス間が逆バイアスされてＳＡＴ １６はオフとなる一方
、■端子からダイオード５及びゲート抵抗６全通してＭ
ＯＳＦＥＴ７のゲート・ソース間容量９が充電され、Ｍ
ＯＳＦＥＴ７がオンとなる。
次に１スイツチ１がオフになると、パルストランス１３
の２次巻線にはオン時とは逆の極性のリセット電圧が発
生する。このため、ＳｉＴ １６のゲート・ソース間に
印加されていた逆バイアスがなくなると〜もに、ＭＯＳ
ＦＥＴ７のゲート・ソース間容量９に蓄積されていた電
荷が、ゲート抵抗６及び抵抗１５を通ってＳｉＴ １６
のゲート・ソース間を順バイアスするため、５ｉＴ１６
はオンとなる。この結果、ＭＯＳＦＥＴ７のゲート・ソ
ース間容量９に蓄積されていた電荷がゲート抵抗６及び
５ｉＴ１６のドレイン、ソースの経路で急速に放電され
、ＭＯＳＦＥＴ７はオフとなる。
の２次巻線にはオン時とは逆の極性のリセット電圧が発
生する。このため、ＳｉＴ １６のゲート・ソース間に
印加されていた逆バイアスがなくなると〜もに、ＭＯＳ
ＦＥＴ７のゲート・ソース間容量９に蓄積されていた電
荷が、ゲート抵抗６及び抵抗１５を通ってＳｉＴ １６
のゲート・ソース間を順バイアスするため、５ｉＴ１６
はオンとなる。この結果、ＭＯＳＦＥＴ７のゲート・ソ
ース間容量９に蓄積されていた電荷がゲート抵抗６及び
５ｉＴ１６のドレイン、ソースの経路で急速に放電され
、ＭＯＳＦＥＴ７はオフとなる。
ＭＯＳＦＥＴ７が、ｒ）した後は、ＳｉＴ １６のゲー
ト・ソース間に印加されるバイアス電圧がなくなっても
、５ｉＴｆ６はノーマリオン型の素子（ゲート電圧０で
オン状態になっている）であるため、次にスイッチ１が
オンするまで５ｉＴ１６はオン状態を保持する。
ト・ソース間に印加されるバイアス電圧がなくなっても
、５ｉＴｆ６はノーマリオン型の素子（ゲート電圧０で
オン状態になっている）であるため、次にスイッチ１が
オンするまで５ｉＴ１６はオン状態を保持する。
第２図はこの発明の他の実施例を示すもので、パルスト
ランス３の１次巻線の一方の端子は電源ＶＣＣに、他方
の端子はスイッチ１に、また１次端子間にはパルストラ
ンスリセット回路２が接続されておシ、制御信号により
スイッチ１をオン・オフさせることにより、パルストラ
ンス３の２次巻線にゲート駆動用電圧を発生させる。パ
ルストランス３の２次巻線の一方の端子とＭＯＳＦＥＴ
７のゲートの間には、ダイオード５．ダイオード点とト
ランジスタ２１のベースの間には抵抗２０が、抵抗１８
と抵抗乙の接続点にはダイオード１９のアノードとＭＯ
ＳＦＥＴを含む電圧駆動型半導体素子２４のドレインが
、ダイオード１９のカソードとトランジスタ２１のコレ
クタの間には抵抗２２が、抵抗２２とトランジスタ２１
のコレクタの接続点にはＭＯＳＦＥＴ２４のゲートが、
ダイオード１９のカソードと抵抗２２の接続点にはコン
デンサ２３が、パルストランス３の他方の端子にはトラ
ンジスタ２１のエミッタ、コンデンサ２３、ＭＯＳＦＥ
Ｔ２４のソース及びＭＯＳＦＥＴ７のソースが各々接続
されている。
ランス３の１次巻線の一方の端子は電源ＶＣＣに、他方
の端子はスイッチ１に、また１次端子間にはパルストラ
ンスリセット回路２が接続されておシ、制御信号により
スイッチ１をオン・オフさせることにより、パルストラ
ンス３の２次巻線にゲート駆動用電圧を発生させる。パ
ルストランス３の２次巻線の一方の端子とＭＯＳＦＥＴ
７のゲートの間には、ダイオード５．ダイオード点とト
ランジスタ２１のベースの間には抵抗２０が、抵抗１８
と抵抗乙の接続点にはダイオード１９のアノードとＭＯ
ＳＦＥＴを含む電圧駆動型半導体素子２４のドレインが
、ダイオード１９のカソードとトランジスタ２１のコレ
クタの間には抵抗２２が、抵抗２２とトランジスタ２１
のコレクタの接続点にはＭＯＳＦＥＴ２４のゲートが、
ダイオード１９のカソードと抵抗２２の接続点にはコン
デンサ２３が、パルストランス３の他方の端子にはトラ
ンジスタ２１のエミッタ、コンデンサ２３、ＭＯＳＦＥ
Ｔ２４のソース及びＭＯＳＦＥＴ７のソースが各々接続
されている。
この様な構成において、スイッチ１をオンさせると、パ
ルストランス３の２次巻線に電圧が誘起され、ダイオー
ド５．抵抗６を通してトランジスタ２１０ペース、エミ
ッタに電流が流れてトランジスタ２１はオンし、これに
よりＭＯＳＦＥＴ２４のゲート・ソース間が短絡されＭ
ＯＳＦＥＴ２４はオフする。ＭＯＳＦＥＴ２４がオフし
ていれば、パルストランス乙の２次電圧により、ダイオ
ード５．ダイオード１７．抵抗１８及び抵抗６を通して
ＭＯＳＦＥＴ７のゲート・ソース間容量９が光電されて
ＭＯＳＦＥＴ７がオンとなる。さらにこの時、ダイオー
ド５．ダイオード１７．抵抗１８、ダイオード１９を通
してコンデンサ２３を光電する。
ルストランス３の２次巻線に電圧が誘起され、ダイオー
ド５．抵抗６を通してトランジスタ２１０ペース、エミ
ッタに電流が流れてトランジスタ２１はオンし、これに
よりＭＯＳＦＥＴ２４のゲート・ソース間が短絡されＭ
ＯＳＦＥＴ２４はオフする。ＭＯＳＦＥＴ２４がオフし
ていれば、パルストランス乙の２次電圧により、ダイオ
ード５．ダイオード１７．抵抗１８及び抵抗６を通して
ＭＯＳＦＥＴ７のゲート・ソース間容量９が光電されて
ＭＯＳＦＥＴ７がオンとなる。さらにこの時、ダイオー
ド５．ダイオード１７．抵抗１８、ダイオード１９を通
してコンデンサ２３を光電する。
次に、スイッチ１がオフになると、パルストランス３の
２次巻線には、オン時とは逆のリセット電圧が発生する
。このリセット電圧によυ、抵抗４、抵抗２０を通して
、トランジスタ２１のペース、エミッタ間が逆バイアス
され、トランジスタ２１はオフする。トランジスタ２１
がオフすると、コンデンサ２３に蓄えられていた電荷に
より、抵抗２２を通してＭＯＳＦＥＴ２４のゲート・ソ
ース間を光電し、ＭＯＳＦＥＴ２４がオンする。この結
果、ＭＯＳＦＥＴ７のゲート・ソース間容反９に蓄積さ
れている電荷が放電され、ＭＯＳＦＥＴ７はオフとなる
。この時、ＭＯＳＦＥＴ２４のゲート・ソース間に蓄え
られている電荷は、ダイオード１９により、放電経路が
阻止されているため、次にスイッチ１がオンしてトラン
ジスタ２１がオンするまでＭＯＳＦＥＴ２４のオン状態
は、保持される。
２次巻線には、オン時とは逆のリセット電圧が発生する
。このリセット電圧によυ、抵抗４、抵抗２０を通して
、トランジスタ２１のペース、エミッタ間が逆バイアス
され、トランジスタ２１はオフする。トランジスタ２１
がオフすると、コンデンサ２３に蓄えられていた電荷に
より、抵抗２２を通してＭＯＳＦＥＴ２４のゲート・ソ
ース間を光電し、ＭＯＳＦＥＴ２４がオンする。この結
果、ＭＯＳＦＥＴ７のゲート・ソース間容反９に蓄積さ
れている電荷が放電され、ＭＯＳＦＥＴ７はオフとなる
。この時、ＭＯＳＦＥＴ２４のゲート・ソース間に蓄え
られている電荷は、ダイオード１９により、放電経路が
阻止されているため、次にスイッチ１がオンしてトラン
ジスタ２１がオンするまでＭＯＳＦＥＴ２４のオン状態
は、保持される。
なお、上記ではスイッチ２４としてＭＯＳＦＥＴを使用
したが、これと同様の機能をもつ絶縁ゲート構造の電圧
駆動型半導体スイッチを用いることができる。
したが、これと同様の機能をもつ絶縁ゲート構造の電圧
駆動型半導体スイッチを用いることができる。
この発明によればＭＯＳＦＥＴをオフさせる手段として
、このＭＯＳＦＥＴのゲート・ソース間容量に蓄積され
た電荷を放電させるだめのノーマリオン型半導体スイッ
チを備えることで、制御回路から上記ＭＯＳＦＥＴにオ
ン信号がある時以外は、常に上記ノーマリオン型半導体
スイッチをオン状態に保持する。その結果、上記ＭＯＳ
ＦＥＴのオフ期間中の状態を安定にし、そのドレイン・
ソース間に急峻に変化する電圧が印加された場合でも誤
オンをなくすことができる。
、このＭＯＳＦＥＴのゲート・ソース間容量に蓄積され
た電荷を放電させるだめのノーマリオン型半導体スイッ
チを備えることで、制御回路から上記ＭＯＳＦＥＴにオ
ン信号がある時以外は、常に上記ノーマリオン型半導体
スイッチをオン状態に保持する。その結果、上記ＭＯＳ
ＦＥＴのオフ期間中の状態を安定にし、そのドレイン・
ソース間に急峻に変化する電圧が印加された場合でも誤
オンをなくすことができる。
また、ＭＯＳＦＥＴをオフさせる手段として、このＭＯ
ＳＦＥＴのゲート・ソース間に蓄積された電荷を放電さ
せるための絶縁形ゲートを有する電圧駆動形半導体スイ
ッチを設けると−もに、電圧駆動形半導体スイッチの絶
縁形ゲートに蓄積された電荷を維持するための保持回路
を設けることにより、上記ＭＯＳＦＥＴのオフ期間中は
、上記電圧駆動形半導体スイッチをオンさせるだめの信
号がなくても、常にこの電圧駆動形半導体スイッチのオ
ン状態を保持できる結果、上記ＭＯＳＦＥＴのオフ状態
を安定にし、ドレイン・ソース間に急峻に変化する電圧
が印加された場合でも誤オンをなくすことができる。
ＳＦＥＴのゲート・ソース間に蓄積された電荷を放電さ
せるための絶縁形ゲートを有する電圧駆動形半導体スイ
ッチを設けると−もに、電圧駆動形半導体スイッチの絶
縁形ゲートに蓄積された電荷を維持するための保持回路
を設けることにより、上記ＭＯＳＦＥＴのオフ期間中は
、上記電圧駆動形半導体スイッチをオンさせるだめの信
号がなくても、常にこの電圧駆動形半導体スイッチのオ
ン状態を保持できる結果、上記ＭＯＳＦＥＴのオフ状態
を安定にし、ドレイン・ソース間に急峻に変化する電圧
が印加された場合でも誤オンをなくすことができる。
第１図はこの発明の実施例を示す回路図、第２図はこの
発明の他の実施例を示す回路図、第３図はゲート駆動回
路の従来例を示す回路図である。 符号説明 １・・・・・・スイッチ、２・・・・・・パルストラン
スリセラ）回路、３．１３・・・・・・パルストランス
、４．６゜１１．１５．１８，２０．２２・・・・・・
抵抗、５，１０．１４，１７．１９・・・・・・ダイオ
ード、７，２４・・・・・・ＭＯＳＦＥＴ、８・・・・
・・ドレイン・ゲート間容量、９・・・・・・ゲート・
ソース間容量、１２．２１・・・・・・トランジスタ、
１６・・・・・・静電誘導型トランジスタ（ＳｉＴ）、
２３・・・・・・コンデンサ。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 １１ 図 頁 ２ 図 第３ ！Ｊ
発明の他の実施例を示す回路図、第３図はゲート駆動回
路の従来例を示す回路図である。 符号説明 １・・・・・・スイッチ、２・・・・・・パルストラン
スリセラ）回路、３．１３・・・・・・パルストランス
、４．６゜１１．１５．１８，２０．２２・・・・・・
抵抗、５，１０．１４，１７．１９・・・・・・ダイオ
ード、７，２４・・・・・・ＭＯＳＦＥＴ、８・・・・
・・ドレイン・ゲート間容量、９・・・・・・ゲート・
ソース間容量、１２．２１・・・・・・トランジスタ、
１６・・・・・・静電誘導型トランジスタ（ＳｉＴ）、
２３・・・・・・コンデンサ。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 １１ 図 頁 ２ 図 第３ ！Ｊ
Claims (1)
- 【特許請求の範囲】 １）制御回路からのオン、オフ信号をパルストランスに
より絶縁変換してＭＯＳＦＥＴのゲート・ソース間に伝
達するゲート駆動回路において、前記ＭＯＳＦＥＴをそ
のゲート・ソース間容量に蓄積された電荷を放電させて
オフするためのノーマリオン型半導体スイッチを設ける
とゝもに、前記オン信号により該ノーマリオン型半導体
素子を逆バイアスしてオフさせる逆バイアス回路を設け
たことを特徴とするゲート駆動回路。 ２）制御回路からのオン、オフ信号をパルストランスに
より絶縁変換してＭＯＳＦＥＴのゲート・ソース間に伝
達するゲート駆動回路において、前記ＭＯＳＦＥＴをそ
のゲート・ソース間容量に蓄積された電荷を放電させて
オフするための絶縁ゲート構造の電圧駆動型半導体スイ
ッチを設けるとゝもに、 前記オフ信号期間中は該半導体スイッチのゲート・ソー
ス間容量の充電状態を保持する保持回路と、 前記オン信号により該半導体スイッチのゲート・ソース
間容量の電荷を放電させる放電回路と、を設けたことを
特徴とするゲート駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130142A JPH01300617A (ja) | 1988-05-30 | 1988-05-30 | ゲート駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130142A JPH01300617A (ja) | 1988-05-30 | 1988-05-30 | ゲート駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01300617A true JPH01300617A (ja) | 1989-12-05 |
Family
ID=15026974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130142A Pending JPH01300617A (ja) | 1988-05-30 | 1988-05-30 | ゲート駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01300617A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273828U (ja) * | 1988-11-25 | 1990-06-06 | ||
| WO1993012581A1 (en) * | 1991-12-11 | 1993-06-24 | Vlt Corporation | High efficiency floating gate driver circuit using leakage-inductance transformer |
| JP2009081962A (ja) * | 2007-09-26 | 2009-04-16 | Sharp Corp | スイッチング回路、回路、並びにスイッチング回路及び駆動パルス生成回路を含む回路 |
| WO2010021082A1 (ja) * | 2008-08-21 | 2010-02-25 | 三菱電機株式会社 | 電力用半導体素子の駆動回路 |
| JP2012034079A (ja) * | 2010-07-29 | 2012-02-16 | Fuji Electric Co Ltd | 絶縁ゲート型デバイスの駆動回路 |
| JP2014112925A (ja) * | 2014-02-07 | 2014-06-19 | Fuji Electric Co Ltd | 絶縁ゲート型デバイスの駆動回路 |
| EP3029835A4 (en) * | 2013-07-31 | 2016-08-17 | Panasonic Ip Man Co Ltd | HIGH FREQUENCY RECEIVING CIRCUIT AND INSULATED SIGNAL TRANSMITTING DEVICE |
| JP2022001010A (ja) * | 2020-04-17 | 2022-01-04 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | 絶縁バリアを横断してスイッチを制御すること |
| US12160232B2 (en) | 2017-10-06 | 2024-12-03 | Allegro Microsystems, Llc | Low-latency switch drive circuit with power transfer |
| US12267071B2 (en) | 2023-06-01 | 2025-04-01 | Allegro Microsystems, Llc | Desaturation circuit having temperature compensation |
| US12526012B1 (en) | 2024-09-26 | 2026-01-13 | Allegro Microsystems, Llc | Wireless power transmission with channel redundancy |
| US12543574B2 (en) | 2023-04-14 | 2026-02-03 | Allegro Microsystems, Llc | Voltage-isolated integrated circuit packages |
| US12557668B2 (en) | 2023-04-27 | 2026-02-17 | Allegro Microsystems, Llc | High voltage integrated circuit packages with diagonalized lead configuration and method of making the same |
-
1988
- 1988-05-30 JP JP63130142A patent/JPH01300617A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273828U (ja) * | 1988-11-25 | 1990-06-06 | ||
| WO1993012581A1 (en) * | 1991-12-11 | 1993-06-24 | Vlt Corporation | High efficiency floating gate driver circuit using leakage-inductance transformer |
| US6107860A (en) * | 1991-12-11 | 2000-08-22 | Vlt Corporation | High efficiency floating gate driver circuit using leakage-inductance transformer |
| JP2009081962A (ja) * | 2007-09-26 | 2009-04-16 | Sharp Corp | スイッチング回路、回路、並びにスイッチング回路及び駆動パルス生成回路を含む回路 |
| WO2010021082A1 (ja) * | 2008-08-21 | 2010-02-25 | 三菱電機株式会社 | 電力用半導体素子の駆動回路 |
| US9806593B2 (en) | 2008-08-21 | 2017-10-31 | Mitsubishi Electric Corporation | Drive circuit of power semiconductor device |
| JP2013179828A (ja) * | 2008-08-21 | 2013-09-09 | Mitsubishi Electric Corp | 電力用半導体素子の駆動回路 |
| US8890581B2 (en) | 2010-07-29 | 2014-11-18 | Fuji Electric Co., Ltd. | Driving circuit of insulated gate device |
| JP2012034079A (ja) * | 2010-07-29 | 2012-02-16 | Fuji Electric Co Ltd | 絶縁ゲート型デバイスの駆動回路 |
| EP3029835A4 (en) * | 2013-07-31 | 2016-08-17 | Panasonic Ip Man Co Ltd | HIGH FREQUENCY RECEIVING CIRCUIT AND INSULATED SIGNAL TRANSMITTING DEVICE |
| JPWO2015015708A1 (ja) * | 2013-07-31 | 2017-03-02 | パナソニックＩｐマネジメント株式会社 | 高周波受信回路及び絶縁型信号伝送装置 |
| JP2014112925A (ja) * | 2014-02-07 | 2014-06-19 | Fuji Electric Co Ltd | 絶縁ゲート型デバイスの駆動回路 |
| US12160232B2 (en) | 2017-10-06 | 2024-12-03 | Allegro Microsystems, Llc | Low-latency switch drive circuit with power transfer |
| JP2022001010A (ja) * | 2020-04-17 | 2022-01-04 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | 絶縁バリアを横断してスイッチを制御すること |
| US12543574B2 (en) | 2023-04-14 | 2026-02-03 | Allegro Microsystems, Llc | Voltage-isolated integrated circuit packages |
| US12557668B2 (en) | 2023-04-27 | 2026-02-17 | Allegro Microsystems, Llc | High voltage integrated circuit packages with diagonalized lead configuration and method of making the same |
| US12267071B2 (en) | 2023-06-01 | 2025-04-01 | Allegro Microsystems, Llc | Desaturation circuit having temperature compensation |
| US12526012B1 (en) | 2024-09-26 | 2026-01-13 | Allegro Microsystems, Llc | Wireless power transmission with channel redundancy |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4511815A (en) | Transformer-isolated power MOSFET driver circuit | |
| EP0206505B1 (en) | An overcurrent protective circuit for modulated-conductivity type mosfet | |
| JPH0211178B2 (ja) | ||
| US6628532B1 (en) | Drive circuit for a voltage-controlled switch | |
| US4740722A (en) | Composite semiconductor device | |
| CN118117999A (zh) | 具有电压箝位电路的功率半导体装置 | |
| ATE398355T1 (de) | Stabilisierter gate-treiber | |
| US5914619A (en) | Trigger circuit for a power fet having a source-side load | |
| US6683777B2 (en) | Semiconductor protective control unit for controlling output transistors connected to inductive load | |
| JP4003833B2 (ja) | 電界制御型半導体素子の駆動回路 | |
| JPS59172B2 (ja) | 電界効果トランジスタの駆動回路 | |
| JPS60230716A (ja) | 電子スイツチ | |
| JPS63139421A (ja) | Ｍｏｓｆｅｔのゲ−ト駆動回路 | |
| JPS61261920A (ja) | 導電変調型ｍｏｓｆｅｔの過電流保護回路 | |
| JP3066754B2 (ja) | ゲート駆動回路 | |
| JP2004297914A (ja) | パワースイッチング素子の駆動回路 | |
| JP2003348817A (ja) | ゲート駆動回路 | |
| JPH0818417A (ja) | パワー素子駆動保護回路及びｍｏｓｆｅｔ駆動保護回路 | |
| JPH07111446A (ja) | 電圧駆動型半導体素子のゲート駆動装置 | |
| JP2004080927A (ja) | 二次電池用充電制御装置 | |
| JPS6349099Y2 (ja) | ||
| JPH04588Y2 (ja) | ||
| JP2001119283A (ja) | 半導体リレー | |
| JPH0575417A (ja) | 半導体リレー回路 | |
| JPH0633714Y2 (ja) | 絶縁ゲート型電力用半導体素子の高周波駆動回路 |