JPH01301181A - 半導体加速度センサの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この売可は、半導体支持ばりの薄肉部に形成されたピエ
ゾ抵抗による半導体加速度センサの製造方法（こ関し、
特に薄肉部を形成する方法にかかわる。

〔従来の技術〕

第７図は例えば特開昭５９−９９８５６号公報に示され
た従来の製造方法による半導体加速度センサを示す要部
平面図である。図において、１はｎ型シリコンの基板で
、裏面からの溝２（第８図参照）と表面からの切込み満
３とがエツチングにより形成され、中央部の重り４と、
固定部となる四周の縁部６と、固定端か縁部６に連らな
り固定され、可動端か重り４に連なる４箇所の支持ばり
５とが形成されている。各支持ばり５の固定端近くの表
面部にはピエゾ抵抗７が、形成され、配線１４によりブ
リッジ］用路に構成され、’１１極】５が設けられてい
る。

第８図及び第９図は第７喝の＼−−■線及び■−■線に
おける断面を示している。

上記基板ｌにピエゾ抵抗を設けた支持ばり５を形成する
従来の製造方法は、概要法のようにしていた。

まず、第１０図（ａ）のように、ｎ型シリコンの基板１
の表面内に全面にｐ＋＋領域を形成し、エツチングスト
ッパ層ｌＯとする。つづいて、ストッパ層１０上を覆っ
てｎ型エピタキシャル層１１を成長させる。

次に、エピタキシャルＮ１１土に絶縁層（二酸化　。

シリコン）１２を形成し、これをマスクとし第１Ｏ図（
ｂ）のようにエピタキシャル層１１表向内にボロン注入
しｐ領域のピエゾ抵抗７を形成する。

この状態の表面に第９図のように、絶縁層１３を形成し
、選択エツチングし、接続配線１４と電極１５を形成す
る。絶縁層］２．１３をピエゾ抵抗７、配線１４゜電極
１５都付近を残し他部をエツチング除去する。

つづいて、第７図の■−〜仰線における位置を示す第１
０図（０）のように１表向及び裏面に窒化物層］６及び
１７を形成する。

第１θ図（ｄ）のように窒化物層１７を選択エツチング
し、これをマスクとし裏面から基板ｌをエツチングし、
ストッパ層１（ｌに至る溝部２を形成する。

次に、表面力）ら窒化物層１６を選択エツチングし。

こわをマスクとしエピタキシャル層１１及びストッパ層
１０をエツチングし、第８１図に示すように、切込みｆ
ｔ４３を形成し溝部２に連通させる。

最上層の窒化物層１６をエツチング除去すると、第８図
及び第９階の状態になる。

このように、基板１の裏面からエツチングし。

ストッパ層１０に至り停止させることにより、上部にエ
ピタキシャル層１１を厚さとする半導体支持ばり５か形
成される。

〔発明が解決しようとする課題〕

上記従来の半導体７１（］迷屋上ンサの製造方法では、
エツチングストッパ層ＩＯはｐ＋＋領域よりなっており
、エツチング速度が例えば７０００　Ａ　／ｍｉｘ程度
で。

絶縁層を用いた場合に比べ早いので、時間調整に細ノし
・の注意を要すると、いう問題点があった。

さら、に、支持ばり５は半導体の表面に絶縁層し。

１３を有し、いわゆるバイメタル効果があり、温度変化
によって１発生している内部熱応力の変動により、セン
サのオフセット電圧が変動し、８Ｎ比が悲くなるという
問題点があった。

また、ｎ型エピタキシャル層１０の表面内にボロン注入
によりｐ型領域のピエゾ抵抗７が形成されており、高温
（１５０ｔ：：以上）ではリーク電流が生じ性能が低下
するという問題点があった。

この発明は、このような問題を解決するためになされた
もので、支持ばりの薄肉部の厚さが精度よく形成され槽
作が容易で、バイメタル効果を低減して熱応力変動を低
下し、高温でも性能が確実に保たれる半導体加速度セン
サご得ることを目的としている。

（課題？解決するための手段〕 この発明にかかる半導体センサの１′！ｌ！！造方法は
。

第１１篭型の半導体基板の表面に、支持ばりの薄肉部を
形成する位置に絶縁層によるエツチングストッパ層を形
成し、このストッパ層及び基板の表面上に第１導ｔｉＬ
型の単結晶半導体層を形成し、この上に第１導電型の半
導体層を形成し、この半導体層表向に第１の絶縁層を形
成し、この絶縁層上にピエゾ抵抗を７ｌ−（Ｅし、この
ピエゾ抵抗を接続する配線を形成し、基板の裏面に第２
の絶縁層を形成し、この絶縁層をマスクとし基板をエツ
チングし、ストッパ層に達する深さの溝部及びストッパ
層から外れた位置で、上方の半導体層に分離溝？形成し
、支持ぼり部を形成したものである。

〔作用〕

この発明においては、＃？導体基板の表面上に絶ｋ１１
によるエツチングストッパ層ご形成しており。

裏面からのエツチングにより、支持ばりの薄肉部を形成
する溝部が、ストッパ層に至った深さで。

容易に精度よく形成される。また、ストッパ層は絶縁層
によっており、エツチング速度が第１導電層に比べ非常
に遅く、薄膜でよく、形成時間が短縮される。さらに、
支持ばりは半導体層の土而及び下面に絶縁層及びストッ
パ層（絶縁層〕が形成されており、バイメタ・ル効果が
低減される。さらニ、ヒエゾ抵抗は絶縁層上に形成され
ており、高温Ｆでリーク電流を生じることがない。

（実施例〕 第１図はこの発明の一実施例の製造方法によった半導体
加屋上センサを示す平面崗である。図において、３１は
半導体基板で、裏面からの溝部切（第２図参照）と分＃
溝４１とにより、ｂ！！Ｉ定部をなす四周の縁部Ｃと、
中央の重り都心と、これを可動に支持する両側一対の支
持ばり羽とが形成され。

支持はり羽は薄肉にされている。支持ばり祠の表面上の
第１の絶縁層あ止に４個宛のピエゾ抵抗路が形成され、
配線柘と電極栃が形成され、フルブリッジ回路に栴或さ
れている。これら２組のブリッジ回路のうち、−万は富
用で他方は予備用である０ 第２図及び第Ｓ図は、第１図のＩ’ｌ−Ｕ線及びｍ−ｍ
線におけるｌｌｒ向図である。図において、基板３１の
中間にはエツチングストッパ層（以下［ストッパ層」と
称する）３２が形成され、ｉ？Ｉ′ｆ部切がこの部分の
深ざにされ、支持ばり剃が薄肉にされている。３ｇは第
２のｗ３縁層である。

上記半導体加速度センサの製造方法を、第４図に工程順
に下す説明図により説明する。

まず、第４１Ｎ（ａ）のように、ｎ型シリコンからなる
半導体基板３１上に熱酸化又はＯ”／Ｄにより絶縁層（
例えば８１０ｍ　）からなるストッパ層羽を形成するＯ 次に１選択エツチングによりストッパ層ｎの−ＦＡ？除
去し、第４図（ｂ）のように形成する。エツチング液に
は、例えば、ふつ酸（ＨＰ）を基剤とした水浴液を用い
る。この状態のストッパ層βを施した基板３１を第６図
（ａ）及び（ｂ）に平面文及び正面図で示し、ストッパ
層澄は片持ばり４４を形成する位Ｉｍに対し設けている
。鎖線で示す裏面の絶縁層Ｉば減圧ＯＶＤにより多結晶
シリコンｆ曽３３ａを形成するＯ つづいて、＄結晶シリコン層３３ａをレーザアンニール
により単結晶化し、第４図（ｄ）のように単結晶シリコ
ン層マ４ｂにする。レーザアンニールには、多結晶シリ
コン層３３ａを上方及び横方向からレーザ照射して灯う
。この第４図（Ｑ）、（４）の方法は、ＢＯＸ（Ｓｉｌ
ｊｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｏｒ）技術によるもの
である。

この単結晶シリコン層工３ｂは厚さが０．５−程度と薄
いので、第４図（ｅ）のように、エピタキシャル法によ
りｎ型９９３２層３４（厚さ１ａｐｓ・程度）を形成し
、厚さをｙＡ整する。

第４図（ｆ）のように、ユ型シリコン層調上に、鎖線で
示すように、全面に熱酸化又はＯＶＤにより絶Ｍ層（例
えば５ｉｎｓ　）　３５を形成し１選択エツチングによ
り不要部（鎖線で示す）を除去する。この残された絶縁
ｊ１７３５は第１図のようになる。

上記シリコン層、３４及び絶縁Ｗｌお上に、第４図（ｇ
）のように、上記８０Ｉ技術によりｎ型多結晶シリコン
層を形成し、己れを単結晶シリコン増加にする。

この単結晶シリコン層間上に熱酸化又はＯＶＤにより第
４図（ａ）のように、絶縁膜（例えば８ｊＯ，）ｌを形
成し、選択エツチングにより抵抗形成用窓３７ａをあけ
る。この窓３７ａから単結晶シリコン層部にボロンイオ
ン注入し、ｐ型のピエゾ抵抗３８を形成する。

次に、基板３１の裏面に全面に熱り化又はＣＭｌ’Ｄに
より絶縁層（例えば８１０ｍ）３９を形成する。

つづいて、絶縁層〜を選択エツチングにより。

中央部及び四周縁部を残し他を除−Ｘ−下る。この状態
を第６肉に下血因で示す。

このように形５！２Ｉされた絶縁層（をマスクとして基
板３１３裏面から異方性エツチングを行う。この鴨方性
エツチンク液は１例えば、希薄液として水とインプロピ
ルを含む水酸化カリウム（ＫｏＨ）ｍ液を用いる。裏面
からの異方性エツチングでは。

中間に設けたストッパ層（８１０り支がストッパとして
作用しく８１０ｍと８１のエラチングレー）　Ｇ１　Ｋ
　ＯＩＩと布薄板の比にもよるが、例えは１００倍異な
り、８１０ｍの万が阻に比ベカ）なり低い夕、エツチン
グは制止され、第４図（１）に不すように溝部切が形成
ざれる。ストッパ層ｎのない領域はエツチングが制止さ
れず、この結果１．単結晶シリコンＦＪ　３３ｂとｎ型
シリコン層調とを貫通する分離溝部４１　（ｉ　８図参
照）が形成される。

ざらに、第４図（１）のように、単結晶シリコン層あを
ピエゾ抵抗３８部のみを残し池と、絶縁膜ごとをエツチ
ングにより除去する。

第２図に示すように、絶縁＋１３５上に導電材蒸着、例
えばアルミニウム蒸着し、選択エツチングにより接続配
線６及び電極４６（第１陶参照）を形成し、各ピエゾ抵
抗３８をプリフジ回路に構成する。

このようにして、第１図に示すように、基板３１は、四
周の縁部弦と、これから分離された重り部招と、両側一
対の支持ばり材とがｍ或される０このように、半導体基
板３１上の酸化層からなるストッパ層（により、　ｉｆ
４部のが精度高い深さにされ、上部の支持ぼり祠の厚さ
が高稍度にでき、薄肉に形成される。

なお、上記実施例では支持ばりは、両側一対で中間に重
りを設けた場合を示したが、一端が固定端にされ他端が
重りを設けた自由端にされた片付ばりの場合にも適用さ
れるものである。

〔発明の効果〕

以上のようにこの発明によれば、半導体基板の表面に、
支持ばりの薄肉部を形成する位置範囲に絶Ｍｌｔによる
エツチングストッパ層を形成し、この上に半導体ｍ３形
成し、ストッパ層をエツチングストッパとして半導体基
板を裏面からエツチングし、エッチストッパ層上の半導
体層部を支持ばりの薄肉部としたので、この薄肉部の厚
さかミクロン単位で精度よく形成される。また、支持ば
りの下向にストッパ層と上面に第１の絶縁層を設けたの
で、いわゆるバイメタル効果による熱応力変動が低減さ
れ、これを原因としたセンサオフセットドリフトを低減
できる。ざらに、上記第１の絶縁層上にピエゾ抵抗を形
成したので２高温（１５００以上）の動作温度（こもリ
ーク電流が生じることなく、性能が罹実に維持される。

【図面の簡単な説明】

＠１図はこの発明の製造方法で形成した半導体加速度セ
ンサの一実施例の平面図、第２肉は第１図のＩＩ−［線
における断面図、第８図は第１文の■−■線における断
面図、第４図はこの発明の製造方法の一実施例を工程順
に示す説明図、第５図（ａ）及び（ｂ）は第４図（ｂ）
の基板にエツチングストッパ層を形成した状態を示す平
面図及び正面図、第６図は第５図（ｈ）の基板の裏面の
絶縁＃を選択エツチングした状態を示す下面図、第７図
は従来の製造方法で形成した半導体Ｉｌｌ速度センサの
平面図、第８図は第７図の■−■線における断面図、第
９□□□は第７因のＩＸ−ＩＸ線におけるＩｆＩ′ｒ面
図、第１０図は従来の製造方法を工程順に示す説明図で
ある。 図中、３１は半導体基板、３２はエツチングストッパ層
、３３ｂは単結晶半導体層（単結晶シリコンＲ）。 友は第１の導電型の半導体層（ｎ型シリコン層ン。 墨は第１の絶縁層、３８はピエゾ抵抗、４０は溝部。 ４１は分離溝部、４４は半導体支持ぼり、４５は接続配
線である。

Claims (1)

1. 【特許請求の範囲】 　第１の導電型の半導体基板の表面に、支持ばりの薄肉
   部を形成する位置に対し絶縁層からなるエッチングスト
   ツパ層を形成し、 このストツパ層と上記基板の表面上に第１の導電型の単
   結晶層を形成し、 この単結晶層上に第１の導電型の半導体層を形成し、 この半導体層上に第１の絶縁層を形成し、 この第１の絶縁層の上に第２の導電型のピエゾ抵抗を形
   成し、 上記第１の絶縁層上に接続配線を形成して上記ピエゾ抵
   抗を接続し、 上記半導体基板裏面に第２の絶縁層を形成し、上記支持
   ばりの薄肉部に対応する位置範囲及び支持ばり及び重り
   部を分離するための位置範囲を開口するパターンを第２
   の絶縁層に形成し、 この第２の絶縁層をマスクとし上記半導体基板及び上記
   単結晶層と半導体層とを裏面側からエッチングし、上記
   ストツパ層に達する深さの溝部と上方に貫通する分離溝
   部を形成する半導体加速度センサの製造方法。